特許

J-GLOBAL ID：200903072713212993

半導体装置及びその製造方法

発明者： 堀ノ内 大志
出願人/特許権者： ソニー株式会社
代理人 (1件)： 飯阪 泰雄
公報種別：公開公報
出願番号（国際出願番号）：特願2001-093093
公開番号（公開出願番号）：特開2002-289788
出願日： 2001年03月28日
公開日（公表日）： 2002年10月04日
要約：

【要約】 (修正有)【課題】 高集積化を妨げることなく、また特性を劣化させることなく高容量化を実現したキャパシタを有する半導体装置及びその製造方法を提供する。【解決手段】 このキャパシタの製法は、まずSi基板1上にn型エピタキシァル層2aを形成し、次に基板1の表面にSiO2膜を形成し、フォトリソ工程とエツチ工程により、キャパシタ誘電体膜領域と上側電極コンタクト領域を開口する。その上にキャパシタ誘電体SiN膜を形成し、成形した後、中間導電体膜21を堆積して成形する。更にその上に第2誘電体SiN膜を堆積、成形し、その上に上導電体膜23を堆積成形する。最後に上導電体膜23と中間導電体膜21から各々端子を取り出す事により、積層構造にした2キャパシタを並列接続した高容量のキャパシタ20を実現するものである。

請求項（抜粋）：

半導体層の上に、誘電体層と、金属層又は半導体層を順次形成してなるキャパシタを有する半導体装置であって、前記誘電体層とこの上に形成された前記金属層又は前記半導体層を多層構造としたことを特徴とする半導体装置。

IPC (6件)：

H01L 27/04 ,  H01L 21/822 ,  H01L 21/8222 ,  H01L 27/06 ,  H01L 21/8234 ,  H01L 21/8249

FI (4件)：

H01L 27/04 C ,  H01L 27/06 101 D ,  H01L 27/06 102 A ,  H01L 27/06 321 A

Fターム (28件)：

5F038AC04 ,  5F038AC05 ,  5F038AC07 ,  5F038AC14 ,  5F038AC15 ,  5F038CA16 ,  5F038EZ14 ,  5F038EZ20 ,  5F048AA01 ,  5F048AA09 ,  5F048AC07 ,  5F048AC10 ,  5F048BA02 ,  5F048BG12 ,  5F048BH07 ,  5F048DA09 ,  5F082AA02 ,  5F082AA08 ,  5F082AA11 ,  5F082AA38 ,  5F082BA04 ,  5F082BA07 ,  5F082BC04 ,  5F082BC09 ,  5F082BC13 ,  5F082DA10 ,  5F082EA15 ,  5F082EA27