特許

J-GLOBAL ID：200903072749916091

半導体装置の製造方法

発明者： 安茂 博章
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平6-236721
公開番号（公開出願番号）：特開平8-102505
出願日： 1994年09月30日
公開日（公表日）： 1996年04月16日
要約：

【要約】【目的】 製造工程数を削減して製造コストの低減を図る。【構成】 第1工程では、図1(a)に示すように半導体基体1表面に第1導電膜としてPoly-Si膜4と絶縁膜5とを順に形成する。その後、図1(b)に示すように半導体基体1の第1領域1aに絶縁膜5のパターンを形成する。次いで図1(c)に示す第2工程では、その絶縁膜5のパターンを覆う状態でPoly-Si膜4上に第2導電膜としてのWSi膜6を形成する。続いて図1(d)に示す第3工程で、半導体基体1の第2領域1bにレジスト膜7のパターンを形成する。さらに図1(e)に示す第4工程では異方性エッチングを行って、Poly-Si膜4とWSi膜6とを除去する。この第4工程では、第1領域1bにPoly-Si膜4を残すようにまた第2領域1bにはPoly-Si膜4とWSi膜6とを残すように異方性エッチングを行う。

請求項（抜粋）：

半導体基体表面に第1導電膜と絶縁膜とを順に形成した後、前記半導体基体の第1領域に前記絶縁膜のパターンを形成する第1工程と、前記絶縁膜のパターンを覆う状態で前記第1導電膜上に第2導電膜を形成する第2工程と、前記半導体基体の第2領域にレジスト膜のパターンを形成する第3工程と、異方性エッチングを行って、前記第1領域に前記第1導電膜を残しかつ前記第2領域に前記第1導電膜と前記第2導電膜とを残す状態で該第1導電膜と該第2導電膜とを除去する第4工程とからなることを特徴とする半導体装置の製造方法。

IPC (6件)：

H01L 21/8249 ,  H01L 27/06 ,  H01L 21/28 301 ,  H01L 21/3205 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

H01L 27/06 321 F ,  H01L 21/88 B ,  H01L 27/04 P