特許
J-GLOBAL ID：200903072754069046
半導体メモリ
発明者：
出願人/特許権者：
代理人 (1件)：
稲垣 清
公報種別：公開公報
出願番号（国際出願番号）：特願平6-060516
公開番号（公開出願番号）：特開平7-272498
出願日： 1994年03月30日
公開日（公表日）： 1995年10月20日
要約：
【要約】【目的】 メモリテスタのアドレス入力に必要な外部信号端子数を減らし、データの入出力のための外部信号端子数を多くとって機能テストの効率化を図る。【構成】 RAS及びCASを持たないでアドレスストローブ信号でアドレスを一括ラッチする半導体メモリにおいて、アドレス入力を複数のアドレス入力群A1〜A4、A5〜A8に分割し、通常時及びテスト時でそのラッチ方法が異なるように制御するアドレスラッチ制御回路3、6を設ける。アドレスラッチ制御回路3、6は、半導体メモリの通常作動モードでは、入力されるアドレス群A1〜A4及びA5〜A8を一括にラッチし、テスト作動モードでは、各アドレス入力群A1〜A4とA5〜A8とを順次に時分割ラッチする。信号端子数に限りがあるメモリテスタ1で、アドレス入力に必要な信号端子数を減らし、データ入出力に必要な信号端子数を多くとることで、試験に必要なデータ入力及び信号評価の回数を減らす。
請求項（抜粋）：
全体として1つのアドレス信号を構成する複数のアドレス入力群が夫々入力されるアドレス入力部と、通常作動モード及びテスト作動モードを選択するモード選択手段と、前記通常作動モードの選択時には前記複数のアドレス入力群を同時にラッチすると共に、前記テスト作動モードの選択時には前記複数のアドレス入力群を時分割でラッチするアドレスラッチ制御回路とを備えることを特徴とする半導体メモリ。
IPC (3件)：
G11C 29/00 303
, G11C 11/413
, G11C 11/408
G11C 11/34 341 D
, G11C 11/34 354 B
