特許

J-GLOBAL ID：200903072771281148

半導体装置の製造方法

発明者： 安田 実
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平11-192479
公開番号（公開出願番号）：特開2001-023993
出願日： 1999年07月07日
公開日（公表日）： 2001年01月26日
要約：

【要約】【課題】 第1導電型の第1領域と第2導電型の第2領域とを半導体基板の表面層に均一な間隔を設けて形成し、半導体装置の耐圧特性の均一化を図る。【解決手段】 半導体基板1上に所定の幅Wを有する第1パターン4を形成する。第1パターン4の幅W方向の一端側に端部を重ねる状態で、半導体基板1上に第2パターン5を形成し、第1パターン4及び第2パターン5をマスクにして半導体基板の表面層にN型不純物を導入して第1領域7を形成する。第2パターン5を除去した後、第1パターン4の幅W方向の他端側に端部を重ねる状態で半導体基板1上に第3パターン8を形成し、第1パターン4及び第3パターン8をマスクにして半導体基板1の表面層にP型不純物を導入して第2領域10を形成する。

請求項（抜粋）：

半導体基板の表面層に第1導電型の第1領域を形成し、当該第1領域との間に所定間隔を保った前記表面層位置に第2導電型の第2領域を形成する半導体装置の製造方法において、半導体基板上に所定幅を有する第1パターンを形成する工程と、前記第1パターンの幅方向の一端側に端部を重ねる状態で前記半導体基板上に第2パターンを形成し、当該第1パターン及び第2パターンをマスクにして当該半導体基板の表面層に第1導電型不純物を導入して第1領域を形成する工程と、前記第1パターンの幅方向の他端側に端部を重ねる状態で前記半導体基板上に第3パターンを形成し、当該第1パターン及び第3パターンをマスクにして当該半導体基板の表面層に第2導電型不純物を導入して第2領域を形成する工程とを行うことを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/329 ,  H01L 21/266 ,  H01L 27/06

FI (3件)：

H01L 29/91 A ,  H01L 21/265 M ,  H01L 27/06 311 B

Fターム (4件)：

5F048AA07 ,  5F048AC10 ,  5F048BA01 ,  5F048CC06