特許
J-GLOBAL ID：200903072784503034
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-154047
公開番号（公開出願番号）：特開平7-029904
出願日： 1993年06月25日
公開日（公表日）： 1995年01月31日
要約：
【要約】【目的】下層配線と接続して層間絶縁膜に埋込み、表面を平坦化する上層配線を選択CVDで形成することにより、エッチバック工程を不要とし、工程を簡略化する。【構成】表面にポリシリコン膜4を設けた酸化シリコン膜3にビアホール6および溝7を設けて四塩化チタンガスを吸着させ、四塩化チタン吸着層8を有するビアホール6および溝7内にアルミニウム膜を選択CVD法で堆積して上層配線9を形成する。ポリシリコン膜4は四塩化チタンガスを吸着しないのでアルミニウム膜が堆積しない。
請求項（抜粋）：
半導体基板上に設けた下層配線を含む表面に酸化シリコン膜を堆積し前記酸化シリコン膜の上にCVD保護膜を形成する工程と、前記CVD保護膜および酸化シリコン膜の上部を選択的に順次エッチングして配線形成用の溝を形成する工程と、前記溝の底部を選択的にエッチングして前記下層配線に達するビアホールを形成する工程と、前記ビアホールおよび溝の酸化シリコン膜の表面にCVD促進ガスを吸着させる工程と、前記CVD保護膜以外の前記CVD促進ガスが吸着されたビアホールおよび溝内に選択CVD法によりアルミニウム膜を堆積する工程と、前記CVD保護膜を除去して前記下層配線と接続し且つ前記酸化シリコン膜に埋込まれて表面を平坦化した上層配線を形成する工程とを含むことを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 21/3205
, H01L 21/768
