特許
J-GLOBAL ID：200903072817785014
CPUリセツト回路
発明者：
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出願人/特許権者：
代理人 (1件)：
有近 紳志郎
公報種別：公開公報
出願番号（国際出願番号）：特願平3-211781
公開番号（公開出願番号）：特開平5-119870
出願日： 1991年08月23日
公開日（公表日）： 1993年05月18日
要約：
【要約】【目的】 部品点数が少なく構成が簡単であり,且つ,ボード上の占有面積を小さくする。【構成】 CPUリセット用電圧信号をトライステートバッファの入力端子に入力し、外部からのCPUリセットタイミング信号を前記トライステートバッファのイネーブル端子に入力し、前記トライステートバッファの出力端子をCPUのリセット端子に接続する。【効果】 必要最小限の部品によりCPUリセット回路を構成するので、携帯用のモデムなど、大きさが制限された機器に組み込むCPUリセット回路として有利である。
請求項（抜粋）：
CPUのリセット端子にパワーオンリセット用コンデンサを接続してなるCPUリセット回路において、CPUリセット用電圧信号をトライステートバッファの入力端子に入力し、外部からのCPUリセットタイミング信号を前記トライステートバッファのイネーブル端子に入力し、前記トライステートバッファの出力端子をCPUのリセット端子に接続したことを特徴とするCPUリセット回路。
IPC (2件)：
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