特許

J-GLOBAL ID：200903072831407049

部分書き換え可能なPLD

発明者： 堀池 正興
出願人/特許権者： 日本電気アイシーマイコンシステム株式会社
代理人 (1件)： 加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平10-041111
公開番号（公開出願番号）：特開平11-225063
出願日： 1998年02月06日
公開日（公表日）： 1999年08月17日
要約：

【要約】【課題】セルイネーブル制御機能とPLD内接続情報のランダムアクセスを可能とし、動作中に部分書き換え可能とするPLD回路の提供。【解決手段】PLD内配線間、ロジックセル、I/Oセル相互に接続するスイッチ情報を記憶する接続記憶部、ロジックセル及びI/Oセルの個々のセルに対する入出力の制御を行うデータを一時格納するセルイネーブル記憶バッファ、ロジックセル及びI/Oセルの入出力制御データを一括して変更するためのセルイネーブル記憶バッファを、セルイネーブル記憶部へ移すための書き込み信号を発生するセルイネーブルタイミング発生回路を備え、各ブロックはCPUからの命令でアクセスされ、ロジックセル及びI/Oセルの個々のセルに対する入出力制御を行い、PLDの部分書き換え時に書換部分の他のPLD内外の回路への影響を無くす。

請求項（抜粋）：

PLD内配線間、ロジックセル、I/Oセル相互に接続するスイッチ情報を記憶する接続記憶部と、前記ロジックセル及びI/Oセルの個々のセルに対する入出力の制御を行うデータを一時的に格納するセルイネーブル記憶バッファと、前記ロジックセル及びI/Oセルの入出力制御データを一括して変更するための前記セルイネーブル記憶バッファの内容を、セルイネーブル記憶部へ移すための書き込み信号を発生するセルイネーブルタイミング発生回路と、を備え、前記接続記憶部、前記セルイネーブル記憶バッファ、及び、前記セルイネーブルタイミング発生回路はCPUからの命令でアクセスされ、前記セルイネーブル記憶部からのセルイネーブル信号により、前記ロジックセル及びI/Oセルの個々のセルに対する入力及び出力の制御を行い、PLDの部分書き換え時に、書き換え部分がその他のPLD内外の回路への電気的な影響を無くし、動作中の書き換えを可能としたことを特徴とするPLD回路。