特許
J-GLOBAL ID：200903072869790253
割込み制御回路
発明者：
出願人/特許権者：
代理人 (1件)：
大菅 義之
公報種別：公開公報
出願番号（国際出願番号）：特願平11-072621
公開番号（公開出願番号）：特開2000-267863
出願日： 1999年03月17日
公開日（公表日）： 2000年09月29日
要約：
【要約】【課題】 本発明は、同時に発生した割込み要求をホストが確実に検知することが可能とする割込み制御回路を提供することを課題とする。【解決手段】 アップダウンカウンタ1を設ける。割込み要求が発生すると割込み制御レジスタ2の対応するビットのアップダウンカウンタ1をインクリメントし、ホストが割込み制御レジスタ2をリセットするとアップダウンカウンタ1をデクリメントする。割込みの発生はアップダウンカウンタ1のカウント値として記憶されるので、同時期に連続して割込み要求が発生してもホストは確実にこれらを検知出来る。
請求項（抜粋）：
割込み要求の発生を割込み制御レジスタのビット毎にカウントするアップダウンカウンタと、割込み要求が発生すると前記アップダウンカウンタのカウント値をインクリメントさせる割り込みカウントアップ手段と、ホストからの割込み要求レジスタに対するリセット要求に対し、前記アップダウンカウンタのカウント値をデクリメントさせる割り込みカウントダウン手段と、前記割込み制御レジスタの対応ビットのカウント値が0の時該ビットの読み出しデータとして0を、該カウント値が0でない時該ビットの読み出しデータとして1をセットする割込み制御レジスタ制御手段と、を備えることを特徴とする割込み制御回路。
IPC (2件)：
G06F 9/46 311
, G06F 9/46 330
G06F 9/46 311 F
, G06F 9/46 330 D
