特許

J-GLOBAL ID：200903072914293452

クロックのデューティ比調整回路

発明者： 高橋 喜寿
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平7-294177
公開番号（公開出願番号）：特開平9-139659
出願日： 1995年11月13日
公開日（公表日）： 1997年05月27日
要約：

【要約】【課題】 クロックのデューティ比調整回路に関し、入力クロックのデューティ比にかかわらず出力クロックのデューティ比を所期の値に調整することができるクロックのデューティ比調整回路を提供する。【解決手段】 入力クロックを遅延させる遅延回路と、該遅延回路の出力を微分する微分回路と、該入力クロックをクロック端子に受け、データ端子は“H”レベルに固定され、該微分回路の出力をリセット端子に受けるフリップ・フロップとを備え、該遅延回路の遅延時間を設定することにより、出力クロックのデューティ比を所期の値に調整する。

請求項（抜粋）：

入力クロックを遅延させる遅延回路と、該遅延回路の出力を微分する微分回路と、該入力クロックをクロック端子に受け、データ端子は“H”レベルに固定され、該微分回路の出力をリセット端子に受けるフリップ・フロップとを備え、該遅延回路の遅延時間を設定することにより、出力クロックのデューティ比を所期の値に調整することを特徴とするクロックのデューティ比調整回路。

IPC (3件)：

H03K 5/04 ,  H03K 5/1532 ,  H03K 5/06

FI (3件)：

H03K 5/04 ,  H03K 5/06 ,  H03K 5/00 E