特許

J-GLOBAL ID：200903073055191665

連想メモリ回路のテスト方法及び連想メモリ回路のテスト回路並びに冗長機能付き連想メモリ回路

発明者： 前野 秀史
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-337064
公開番号（公開出願番号）：特開平9-180498
出願日： 1995年12月25日
公開日（公表日）： 1997年07月11日
要約：

【要約】【課題】 検査データのテストパターンを自動的に生成し、CAMの良否を容易にテストする。【解決手段】 インバータINV1はスキャンパスから出力されるスキャン信号SODIを反転させてセレクタSEL1の1-入力端に与える。スキャン入力SIDIは、スキャンフリップフロップSFF-DDI2のスキャン出力を反転させたものとなっている。従って、CAM100のテストを行う際にはテスト信号CAMTESTを“1”とすることにより、入力信号DI0,DI1,DI2は、保持データの初期値(0,0,0)→(1,0,0)→(1,1,0)→(1,1,1)→(0,1,1)→(0,0,1)→(0,0,0)→ ...と循環的に発生する。これにより検査データを予め逐一作成し、これをシフトさせて各スキャンフリップフロップに与えるという作業は必要ない。

請求項（抜粋）：

第i列(0≦i≦n-1)と第j行(0≦j≦m-1)の交点にそれぞれ配された連想メモリセルを有する連想メモリ回路をテストする、連想メモリ回路のテスト方法であって、(a)前記連想メモリセルの全てを初期化する工程と、(b)第0乃至第(m-1)の入力信号からなるテストパターンを初期化する工程と、(c)前記テストパターンを、行番号jを更新しつつ前記第jの入力信号を論理反転させて更新する工程と、(d)前記テストパターンを列番号iを更新しつつ前記第i列に配された前記連想メモリセルに書き込む工程と、(e)第k列(0≦k≦n-1)毎に、第j行に配された前記連想メモリセルの保持する内容を、前記第jの入力信号と比較する工程とを備える連想メモリ回路のテスト方法。

IPC (3件)：

G11C 29/00 303 ,  G06F 11/22 350 ,  G06F 12/16 330

FI (3件)：

G11C 29/00 303 E ,  G06F 11/22 350 F ,  G06F 12/16 330 A

引用特許：

審査官引用 (1件)

• CAM装置
  公報種別：公開公報   出願番号：特願平3-288494   出願人：沖電気工業株式会社