特許

J-GLOBAL ID：200903073107961847

半導体装置の製造方法

発明者： 大庭 義行 ,  林 利彦
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願2006-222194
公開番号（公開出願番号）：特開2008-047719
出願日： 2006年08月17日
公開日（公表日）： 2008年02月28日
要約：

【課題】めっき工程への負荷を抑制した状態で、導電層の膜剥がれを防止するとともに、基板面内における導電層の埋め込み均一性を向上し、配線抵抗の増大を抑制する半導体装置の製造方法を提供する。【解決手段】まず、基板11上に設けられた層間絶縁膜15に配線溝16を形成する工程を行う。次に、配線溝16の内壁を覆う状態で、CuMn合金からなる合金層17aと純Cuからなる導電層17bとがこの順に積層されためっきシード層17を形成する工程を行う。次いで、めっき法により、めっきシード層17が設けられた配線溝16に、純Cuからなる導電層18を埋め込む工程を行う。その後、熱処理を行い、合金層17a中のMnを層間絶縁膜12、15の構成成分と反応させて、合金層17aと層間絶縁膜12、15との界面に、Cuの拡散バリア性を有するMn化合物からなる自己形成バリア膜19を形成する工程を行うことを特徴とする半導体装置の製造方法である。【選択図】図1

請求項（抜粋）：

基板上に設けられた絶縁膜に凹部を形成する工程と、 前記凹部の内壁を覆う状態で、銅と銅以外の金属とからなる合金層と、銅を主成分とする導電層とを順次積層してなるめっきシード層を形成する工程と、 めっき法により、前記めっきシード層が設けられた前記凹部に、銅を主成分とする導電層を埋め込む工程と、 熱処理を行い、前記合金層中の前記金属を前記絶縁膜の構成成分と反応させて、当該合金層と前記絶縁膜との界面に、銅の拡散バリア性を有する金属化合物からなるバリア膜を形成する工程とを有する ことを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/320 ,  H01L 23/52 ,  H01L 21/768

FI (2件)：

H01L21/88 M ,  H01L21/90 A

Fターム (30件)：

5F033HH11 ,  5F033HH12 ,  5F033JJ01 ,  5F033JJ11 ,  5F033JJ12 ,  5F033JJ19 ,  5F033KK01 ,  5F033KK11 ,  5F033KK12 ,  5F033LL02 ,  5F033MM01 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP15 ,  5F033QQ09 ,  5F033QQ28 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ73 ,  5F033QQ80 ,  5F033QQ91 ,  5F033RR01 ,  5F033RR04 ,  5F033SS11 ,  5F033SS15 ,  5F033SS26 ,  5F033XX10