バーストモード機能を持つランダムアクセスメモリ装置及びその動作方法

発明者： ,
出願人/特許権者：
代理人 (1件)：大塚康徳 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-063324
公開番号（公開出願番号）：特開平10-289588
出願日： 1998年03月13日
公開日（公表日）： 1998年10月27日
要約：

【要約】 (修正有)【課題】改善されたバースト動作速度を持つバーストRAM装置及びその動作方法を提供する。【解決手段】メモリセルアレイ100のカラムを選択するカラム選択回路110と、バーストアドレス信号を発生するバーストカウントロジック108と、バーストアドレスに応答して動作するバーストカラム選択回路120とを具備する。外部カラムアドレスに対応する内部カラムアドレスが一番目のバーストアドレス信号としてカラム選択回路110に印可され、一番目のバーストアドレス信号に応答して複数のカラムを同時に選択する。例えばバースト読出モードでは、一番目のバーストアドレスにより複数のカラムが同時に選択され、選択されたセルのデータはレジスタ114に貯蔵される。バーストアドレスはバーストカラム選択回路120に印可され、レジスタ114に貯蔵されたデータは1ビットずつ順次に対応するデータライン対I/Oに送出される。

請求項（抜粋）：

バーストアドレスアクセシングシーケンスモードをサポートする半導体ランダムアクセスメモリ装置において、2進データを貯蔵するためのメモリセルアレイであって、前記アレイは少なくとも2つのメモリブロックに分割され、前記各ブロックは少なくとも2つのメモリセクションからなり、各セクションはカラムに沿って伸びる複数のワードラインとカラムに沿って伸びる複数のビットライン対が交差する点に各々配置された複数のメモリセルを持つメモリセルアレイ100と、外部モード信号(ADSC/、ADSP/、ADV/)が一般モードを示す時は、第1バースト制御信号BC1を発生し、前記外部モード信号がバーストアドレスアクセシングシーケンスモードを示す時は、第2バースト制御信号BC2を発生するバースト制御ロジック102と、前記第1バースト制御信号に応答して外部カラムアドレス信号を受け入れ、内部カラムアドレス信号を発生するアドレスバッファ104と、内部カラムアドレス信号を受け入れ、複数のカラム選択信号を発生するカラムデコーダ回路106と、カラム選択信号を受け入れ、各メモリセクションのビットライン対の中の1つを選択するカラム選択回路110と、前記第1バースト信号に応答して内部カラムアドレス信号中の少なくとも1ビット信号を受け入れ、第2バースト制御信号に応答して少なくとも2つのバーストアドレス信号を順に1つずつ発生するバーストカウントロジック108と、読出動作の間に、少なくとも2つの感知イネーブル信号を発生する読出制御ロジックと、前記メモリセクションに各々対応する少なくとも4つの感知増幅器であって、感知イネーブル信号に応答してセクションの選択されたセルに貯蔵されたデータを各々同時に感知して増幅する感知増幅器と、前記メモリブロックに各々対応する少なくとも2つの入/出力ライン対と、前記感知増幅器に各々対応し、読出動作の間に感知増幅器により増幅されたデータを1ビットずつ各々ラッチする少なくとも4つの第1の1ビットラッチと、前記メモリブロックに各々対応し、前記バーストアドレス信号に応答して各メモリブロックと関連されたラッチを順に対応する入/出力ライン対と電気的に連結する少なくとも2つの第1のバーストカラムセレクタとを有することを特徴とする半導体ランダムアクセスメモリ装置。

IPC (2件)：

G11C 11/413 , G11C 11/407

FI (2件)：

G11C 11/34 J , G11C 11/34 362 S

引用特許：

審査官引用 (2件)

特開昭61-170994
特開昭61-170994

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