特許

J-GLOBAL ID：200903073111754058

三次元構造半導体装置

発明者： 高島 晃
出願人/特許権者： 富士通株式会社
代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願平7-122774
公開番号（公開出願番号）：特開平8-316408
出願日： 1995年05月22日
公開日（公表日）： 1996年11月29日
要約：

【要約】【目的】 本発明は三次元構造半導体装置に関し、実装効率の向上及び熱放散性の向上を実現することを目的とする。【構成】 マトリクス状に並んでいるスルーホール34を有し、垂立して対向している一対のプリント板31、32と、上記スルーホールと電気的に接続されて、プリント板31、32の下辺36、37に沿って並んでいる複数の実装用の端子35と、ケージ本体15の両側より延出しているリード16を、上記プリント板のスルーホール34に接続されて、上記一対のプリント板31、32の間に、段積み状態で組み込まれている9個の半導体パッケージ13とを有する。実装用の端子35は、半導体パッケージ13のリード16のピッチP1より小さいピッチP2を有する。実装用の端子35は、半導体パッケージ13の長さL2より短い長さL10内に収まっている。三次元構造半導体装置30は、半導体パッケージ13の長さL2と同じ長さ寸法L2を有するよう構成する。

請求項（抜粋）：

並んでいるスルーホールを有し、垂立して対向している一対のプリント板と、上記スルーホールと電気的に接続されて、該プリント板の下辺に沿って並んでいる複数の実装用の端子と、パッケージ本体の両側より延出しているリードを、上記プリント板のスルーホールに接続されて、上記一対のプリント板の間に、段積み状態で組み込まれている複数の半導体パッケージとよりなる三次元構造半導体装置において、上記実装用の端子は、半導体パッケージのリードのピッチより小さいピッチを有する構成としたことを特徴とする三次元構造半導体装置。