特許
J-GLOBAL ID：200903073118022311
キヤパシタ回路
発明者：
出願人/特許権者：
代理人 (1件)：
佐野 静夫
公報種別：公開公報
出願番号（国際出願番号）：特願平3-337652
公開番号（公開出願番号）：特開平5-152511
出願日： 1991年11月26日
公開日（公表日）： 1993年06月18日
要約：
【要約】【目的】印加電圧により容量変化の生じる廉価なプロセスを用いて形成しても電圧依存性の小さいキャパシタ回路を提供する。【構成】本発明のキャパシタ回路は、第1トランジスタ1のゲ-トG1及び第2トランジスタ2のソ-スS2とドレインD2を第1端子3に接続し、前記第1トランジスタ1のソ-スS1とドレインD1及び前記第2トランジスタ2のゲ-トG2を第2端子4に接続した構成となっている。
請求項（抜粋）：
第1トランジスタのゲ-ト及び第2トランジスタのソ-スとドレインを第1端子に接続し、前記第1トランジスタのソ-スとドレイン及び前記第2トランジスタのゲ-トを第2端子に接続したことを特徴とするキャパシタ回路。
IPC (4件)：
H01L 27/04
, H01G 4/06
, H01L 27/088
, H01L 29/94
