特許
J-GLOBAL ID：200903073139719100
半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
高田 守 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-263961
公開番号（公開出願番号）：特開2002-076143
出願日： 2000年08月31日
公開日（公表日）： 2002年03月15日
要約：
【要約】【課題】 本発明はスタティック記憶装置を含む半導体装置に関し、放射線の影響による発生電荷に関わらずソフトエラーの発生を有効する防止することを目的とする。【解決手段】 NMOS101とPMOS102を含む第1インバータ20を備える。NMOS103とPMOS104とを含む第2インバータ22を備える。第1インバータ20のゲート電極120bと、第2インバータ22のソースドレイン拡散層とを導通させる局部配線151を備える。第2インバータ22のゲート電極120cと、第1インバータ20のソースドレイン拡散層110b,110cとを導通させる局部配線152を備える。2つの局部配線151,152は大きな幅で向かい合う対向部分を有する。また、それらの対向部分の間には誘電膜が介在する。
請求項（抜粋）：
スタティック記憶装置を含む半導体装置であって、少なくとも1つのトランジスタを含む第1インバータと、少なくとも1つのトランジスタを含む第2インバータと、前記第1インバータに含まれるトランジスタのゲート電極と、前記第2インバータに含まれるトランジスタのソースドレイン拡散層とを導通させる第1局部配線と、前記第2インバータに含まれるトランジスタのゲート電極と、前記第1インバータに含まれるトランジスタのソースドレイン拡散層とを導通させる第2局部配線と、を備え、前記第1局部配線と、前記第2局部配線とは、前記トランジスタの活性領域に比して太い幅で向かい合う対向部分を有し、更に、それらの対向部分の間に介在する誘電膜を備えることを特徴とする半導体装置。
IPC (2件)：
H01L 21/8244
, H01L 27/11
5F083BS27
, 5F083BS38
, 5F083BS48
, 5F083GA18
, 5F083JA04
, 5F083JA06
, 5F083JA14
, 5F083JA19
