特許
J-GLOBAL ID：200903073147354978
低電圧出力回路及び半導体装置
発明者：
,
出願人/特許権者：
,
代理人 (1件)：
竹村 壽
公報種別：公開公報
出願番号（国際出願番号）：特願平7-021073
公開番号（公開出願番号）：特開平8-195670
出願日： 1995年01月14日
公開日（公表日）： 1996年07月30日
要約：
【要約】 (修正有)【目的】 厳しいプロセスコントロールを必要としない低電圧出力回路及びこの回路を備えた半導体装置を提供する。【構成】 出力回路は、出力プルアップ用第1のPMOSトランジスタ40と、この出力と短絡させるように設けられている第2のPMOSトランジスタ31と、ゲート電位が内部電源からそのしきい値電圧だけ下がった値となるように内部電源VCCと第2のPMOSトランジスタ41のゲート間に接続され、そのドレインとゲートが短絡している第3のPMOSトランジスタ30とを備えている。第1のPMOSトランジスタ40が電流シンク作用を始める前に第2のPMOSトランジスタ31が出力信号の電圧をクランプする。このようにして、低電圧技術の半導体装置を5V系のような高電源を含む混合電圧信号の環境とインターフェイス接続することができる。
請求項（抜粋）：
出力端と内部電源間に前記出力端を内部電源レベルまでプルアップさせる第1のPMOSトランジスタと、前記第1のPMOSトランジスタのゲートと前記出力端に形成された第2のPMOSトランジスタと、前記第1及び第2のPMOSトランジスタが非導通となるゲート信号を受けるレベルにおいて、前記第1及び第2のPMOSトランジスタのゲートバイアスが異なる電位でオフを持続するように構成され、出力端が内部電源レベル以上で、第2のPMOSトランジスタが第1のPMOSトランジスタより先に導通状態となり、第1のPMOSトランジスタの非導通を持続させ、前記出力端から内部電源へ電流が流れ込まないようにする阻止回路とを備えていることを特徴とする低電圧出力回路。
IPC (3件)：
H03K 19/0175
, H03K 19/003
, H03K 19/08
