特許
J-GLOBAL ID：200903073148385346
半導体集積回路装置の設計方法および設計装置
発明者：
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出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平9-049105
公開番号（公開出願番号）：特開平10-247206
出願日： 1997年03月04日
公開日（公表日）： 1998年09月14日
要約：
【要約】【課題】 従来のデザインルールチェックの機能を用いて簡便にレイアウトパターンの面積占有率を計算する。【解決手段】 機能設計および論理設計を基に自動生成され、複数のパターン要素からなるレイアウトパターンに、隣接パターン間に微小スペースを設けた枠パターンとレイアウトパターンとのAND演算によりウィンドウ枠を適用してパターンを分割する(ステップ104)。次に、微小線幅で構成され、格子間隔がパターン要素の幅以下の格子パターンと分割されたレイアウトパターンとのOR演算によりパターン要素を一図形化し(ステップ105)、さらにAREA演算によりレイアウトパターンの面積を一度で求め(ステップ106)、面積占有率が条件に適合しない場合にはダミーパターンを配置し(ステップ109)、ステップ102にフィードバックする。
請求項（抜粋）：
複数のパターン要素からなり、集積回路を構成する部材の加工に用いるマスクのパターンを生成するマスクパターン生成工程と、前記マスクパターンが、設計規則を満足するか否かをコンピュータを用いて検査する設計規則検査工程とを有する半導体集積回路装置の設計方法であって、前記設計規則検査工程は、前記マスクパターンの特定の領域における前記複数のパターン要素の面積占有率を単一のジョブで計算する面積占有率計算の手順を備えたことを特徴とする半導体集積回路装置の設計方法。
IPC (2件)：
FI (3件)：
G06F 15/60 666 C
, H01L 21/82 T
, H01L 21/82 C
