特許

J-GLOBAL ID：200903073253307440

入力保護回路

発明者： 宮本 博司 ,  諸岡 毅一 ,  池田 勇人 ,  有本 和民
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 早瀬 憲一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-351704
公開番号（公開出願番号）：特開平5-041493
出願日： 1984年11月27日
公開日（公表日）： 1993年02月19日
要約：

【要約】【目的】 入力保護回路を過大な異常電圧印加に耐えられるようにする。【構成】 外部端子1に接続された第1の抵抗3を、絶縁ゲート電界効果型トランジスタQのソース又はドレイン領域7を形成する第2の導電型の半導体領域に接続するための第1の配線5と、この第1の配線5と上記第2の導電型の半導体領域との間に第2の配線15を設け、この第2の配線15と上記第2の導電型の半導体領域との接続を埋め込みコンタクト16により直接行ない、かつ第2の配線15をポリシリコンまたは金属珪化物または両者の2重層で形成した。

請求項（抜粋）：

第1の導電型の半導体基板上に設けられた半導体素子の外部端子と内部回路との間に設けられた入力保護回路において、前記外部端子に接続された第1の抵抗がアルミニウムで形成された第1の配線を介してポリシリコンの層、金属珪化物の層あるいはポリシリコンと金属珪化物との二重層のいずれかの層で形成された第2の配線に接続され、前記第2の配線が絶縁ゲート電界効果トランジスタのソース又はドレインを形成する第2の導電型の半導体領域に埋め込みコンタクトにより直接接続されると共に、前記第2の導電型の半導体領域が第2の抵抗を介して前記内部回路に接続されていることを特徴とする入力保護回路。

IPC (3件)：

H01L 27/088 ,  H01L 27/04 ,  H01L 29/784

FI (2件)：

H01L 27/08 102 F ,  H01L 29/78 301 K