特許
J-GLOBAL ID：200903073263511851
有限体の乗算回路
発明者：
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出願人/特許権者：
代理人 (1件)：
早瀬 憲一
公報種別：公開公報
出願番号（国際出願番号）：特願2000-013297
公開番号（公開出願番号）：特開2001-202016
出願日： 2000年01月21日
公開日（公表日）： 2001年07月27日
要約：
【要約】【課題】 ビット数が多くなっても回路規模,CDPが比較的小さな有限体の乗算器を提供するものである。【解決手段】 任意のmビットのデータを有限体において乗算する際、m→n変換器11により、2シンボルのmビットのデータを、法多項式P(X)=Xn+Xk+1(1≦k≦n-1)である符号長n,情報点数mの2元擬巡回符号のnビットの符号語にそれぞれ変換し、nビット乗算器12により、法多項式P(X)=Xn+Xk+1(1≦k≦n-1)の場でnビットの有限体の乗算を行ない、m→n変換器13により、nビット乗算器12の乗算結果である1つのシンボルを元の有限体に属するデータdに変換する構成とした。
請求項（抜粋）：
有限体の中のmビット(mは1以上の任意の自然数)のデータa,bを、Xn(nはn>mを満たす自然数)を最高次数の項としかつ各項の係数を1または0とする3項以上の項の和からなる法多項式P(X)に基づくイデアルの中の符号長n,情報点数mの2元擬巡回符号のnビットの符号語(a’,b’)に変換する第1のデータ変換器と、上記a’とb’のnビットに対し、上記法多項式P(X)上の有限体における乗算を行ないnビットの乗算結果d’を得る乗算器と、該乗算器により得られたnビット乗算結果d’を上記mビットのデータa,bが属する有限体の中のデータdに変換する第2のデータ変換器とを備えたことを特徴とする有限体の乗算回路。
IPC (4件)：
G09C 1/00 650
, G06F 11/10 330
, G06F 17/10
, H03M 13/01
G09C 1/00 650 A
, G06F 11/10 330 Q
, H03M 13/01
, G06F 15/31 Z
5B001AA08
, 5B001AB02
, 5B001AC01
, 5B056AA00
, 5B056FF01
, 5B056HH00
, 5J065AE06
, 5J065AF03
, 5J065AG01
, 5J065AH03
, 5J065AH04
, 5J065AH07
, 5J104AA22
, 5J104NA18
, 9A001BB02
