特許
J-GLOBAL ID：200903073346568553
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平9-211596
公開番号（公開出願番号）：特開平11-054724
出願日： 1997年08月06日
公開日（公表日）： 1999年02月26日
要約：
【要約】【課題】 Poly-Siプラグを採用しつつ半導体基板の拡散層の低抵抗化を図り、またセル領域とロジック領域との間の段差に起因する問題を解決可能とする。【解決手段】 セル領域上、ロジック領域上のゲート電極5の形状に沿う状態で半導体基板1上に第1,第2絶縁膜9, 10を形成し、セル領域の第1,第2絶縁膜9,10にコンタクトホール11を形成し、この内壁に自身のシリサイド化を防止する材料でサイドウォール12を形成する。コンタクトホール11内部にサイドウォール12を介して導電材料を埋め込んでプラグ13を形成し、第2絶縁膜10を除去してプラグ13、第1絶縁膜9を露出させる。ロジック領域において、ゲート電極5の側壁にスペーササイドウォール14を形成しかつ半導体基板1の表面を露出させ、該表面にシリサイド層16を形成する。半導体基板1上に第1層間絶縁膜17を形成し、該表面を平坦化しかつプラグ13の上面を露出させる。
請求項（抜粋）：
第1領域と第2領域とを備えた半導体基板を用い、前記第1領域の半導体基板上と第2領域の半導体基板上とにそれぞれ導電パターンを形成し、前記導電パターンの形状に沿う状態で前記半導体基板上に第1絶縁膜を形成し、該第1絶縁膜上にこの第1絶縁膜とエッチング選択比がとれる材料からなる第2絶縁膜をその表面が平坦になるように形成する第1工程と、少なくとも前記第1領域における前記第1絶縁膜と前記第2絶縁膜とに、前記半導体基板に達するコンタクトホールを形成し、該コンタクトホールの内壁に前記第2絶縁膜とエッチング選択比がとれかつ自身のシリサイド化を防止する材料からなるサイドウォールを形成する第2工程と、前記コンタクトホール内部に前記サイドウォールを介して導電材料を埋め込むことによりプラグを形成する第3工程と、エッチングによって前記第2絶縁膜を除去することにより前記プラグおよび前記第1絶縁膜を露出させ、次いで前記第2領域の前記第1絶縁膜のみをエッチバックして、該第2領域における導電パターンの側壁に前記第1絶縁膜からなるスペーササイドウォールを形成するとともに前記第2領域の半導体基板の表面を露出させる第4工程と、前記露出した半導体基板の表面にシリサイド層を形成する第5工程と、前記プラグと前記第1絶縁膜と前記導電パターンとを覆う状態で前記半導体基板上に、前記第1絶縁膜とエッチング選択比のとれる材料からなる第3絶縁膜を形成した後、該第3絶縁膜の表面を平坦化するとともに前記プラグの上面を露出させる第6工程とを有することを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 27/108
, H01L 21/8242
H01L 27/10 681 F
, H01L 27/10 621 B
