特許

J-GLOBAL ID：200903073373258256

成膜方法

発明者： 高田 学 ,  永久 修也
出願人/特許権者： 株式会社東芝
代理人 (1件)： 蔦田 璋子 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-354979
公開番号（公開出願番号）：特開2002-158218
出願日： 2000年11月21日
公開日（公表日）： 2002年05月31日
要約：

【要約】【課題】TFTへのクリーニングガスの影響を押さえつつ、かつ、パーティクルの発生も抑制することができるプラズマCVD装置における成膜方法を提供する。【解決手段】プラズマCVD装置101の反応室111内部から透明絶縁基板を搬出した後、クリーニングガスによってその内部をセルフクリーニングした後、反応室111の内壁に窒化シリコン膜を形成し、その上に非晶質シリコン膜を形成し、その上にさらに窒化シリコン膜を成膜することによって、TFT特性を良好にし、パーティクル数も抑制する。

請求項（抜粋）：

プラズマCVD装置により絶縁基板上へ半導体薄膜を作成する成膜方法において、前記絶縁基板を前記プラズマCVD装置の反応室内部に搬入するに先立ち、所定のクリーニングガスによって前記反応室内部をセルフクリーニングするクリーニング工程と、前記反応室の内壁に窒化シリコン膜よりなる第1の膜を形成し、その上に非単結晶シリコン膜よりなる第2の膜を形成し、その上にさらに窒化シリコン膜よりなる第3の膜を形成するダミー成膜工程と、を有することを特徴とする成膜方法。

IPC (6件)：

H01L 21/31 ,  C23C 16/30 ,  C23C 16/44 ,  H01L 21/316 ,  H01L 29/786 ,  H01L 21/336

FI (5件)：

H01L 21/31 C ,  C23C 16/30 ,  C23C 16/44 J ,  H01L 21/316 X ,  H01L 29/78 618 A

Fターム (76件)：

4K030AA06 ,  4K030AA13 ,  4K030AA17 ,  4K030AA18 ,  4K030BA30 ,  4K030BA40 ,  4K030BB12 ,  4K030CA06 ,  4K030CA12 ,  4K030DA06 ,  4K030KA08 ,  4K030KA46 ,  4K030KA47 ,  4K030LA18 ,  5F045AA08 ,  5F045AB04 ,  5F045AB32 ,  5F045AB33 ,  5F045AC01 ,  5F045AC02 ,  5F045AC12 ,  5F045AC15 ,  5F045AD07 ,  5F045AE21 ,  5F045AF07 ,  5F045BB15 ,  5F045CA15 ,  5F045DC51 ,  5F045DP03 ,  5F045EB06 ,  5F045EB08 ,  5F045EC05 ,  5F045EH05 ,  5F045EH14 ,  5F045EK07 ,  5F045EM03 ,  5F058BA20 ,  5F058BB07 ,  5F058BD01 ,  5F058BD04 ,  5F058BD10 ,  5F058BE10 ,  5F058BF07 ,  5F058BF23 ,  5F058BF29 ,  5F058BF30 ,  5F058BG01 ,  5F058BG02 ,  5F058BG10 ,  5F058BJ10 ,  5F110AA01 ,  5F110BB01 ,  5F110CC07 ,  5F110DD02 ,  5F110EE06 ,  5F110FF02 ,  5F110FF03 ,  5F110FF09 ,  5F110FF30 ,  5F110GG02 ,  5F110GG15 ,  5F110GG25 ,  5F110GG45 ,  5F110HK03 ,  5F110HK04 ,  5F110HK07 ,  5F110HK09 ,  5F110HK16 ,  5F110HK22 ,  5F110HK25 ,  5F110NN12 ,  5F110NN24 ,  5F110NN35 ,  5F110NN73 ,  5F110QQ09 ,  5F110QQ12