特許
J-GLOBAL ID：200903073407636301
パリティ演算回路
発明者：
出願人/特許権者：
代理人 (1件)：
柏谷 昭司 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-203097
公開番号（公開出願番号）：特開平7-058724
出願日： 1993年08月17日
公開日（公表日）： 1995年03月03日
要約：
【要約】【目的】パリティ演算回路に関し、パリティ演算範囲を指定するための制御信号生成回路を必要とせずに、複雑な演算範囲のパリティ演算を行うことができるパリティ演算回路に関するものである。【構成】フレーム・カウンタ1を備えて、フレーム化されたデータをカウントし、デコーダ2を備えて、このカウント値をデコードしてロード信号を発生し、第1のパリティ演算器5を備えて、データ入力における全フレームのデータに対してパリティ演算を行い、第2のパリティ演算器を備えて、ロード信号に応じて第1のパリティ演算器5の演算に基づく任意の範囲のパリティ演算結果を保持することによって、この第2のパリティ演算器の出力によって、フレーム化されたデータにおける任意の範囲のパリティ演算結果を得るように構成する。
請求項（抜粋）：
フレーム化されたデータをカウントするフレーム・カウンタ(1)と、該カウント値をデコードしてロード信号を発生するデコーダ(2)と、データ入力における全フレームのデータに対してパリティ演算を行う第1のパリティ演算器(5)と、前記ロード信号に応じて該第1のパリティ演算器(5)の演算に基づく任意の範囲のパリティ演算結果を保持する第2のパリティ演算器とを備え、該第2のパリティ演算器の出力によって、前記フレーム化されたデータにおける任意の範囲のパリティ演算結果を得ることを特徴とするパリティ演算回路。
IPC (3件)：
H04L 1/00
, H03M 13/00
, H04L 1/22
