特許

J-GLOBAL ID：200903073426217913

半導体装置及びその製造方法

発明者： 藤岡 弘 ,  中前 幸治
出願人/特許権者： 中前 幸治
代理人 (1件)： 東島 隆治
公報種別：公開公報
出願番号（国際出願番号）：特願2000-086978
公開番号（公開出願番号）：特開2001-272439
出願日： 2000年03月27日
公開日（公表日）： 2001年10月05日
要約：

【要約】【課題】 通常の回路の動作にほとんど影響を与えずかつ小さなチップ面積のテスト回路を有し、容易な方法によりテスト可能な半導体集積回路装置を提供する。【解決手段】 CMOS半導体集積回路装置は、前記CMOS半導体集積回路装置の観測点に接続されたMOS素子(テストポイントセル)を具備する。前記MOS素子のゲート端子に第1の制御信号を入力する場合には前記MOS素子が導通して、前記CMOS半導体集積回路装置に電源電流が流れる場合があり、前記ゲート端子に第2の制御信号を入力する場合には前記MOS素子は遮断状態になり、静的状態においては前記CMOS半導体集積回路装置に電源電流が流れる場合がない。前記MOS素子を導通させた状態で前記CMOS半導体集積回路装置の電源電流を測定することにより、観測点の論理値が正しいか否かを判断する。

請求項（抜粋）：

CMOS半導体集積回路装置であって、MOS素子を具備し、前記MOS素子のドレイン端子は前記CMOS半導体集積回路装置の任意の1点と接続され、前記MOS素子のソース端子は前記CMOS半導体集積回路装置の任意の他の1点と接続され、前記MOS素子のゲート端子に第1の制御信号を入力する場合には前記MOS素子が導通して、前記CMOS半導体集積回路装置に電源電流が流れる場合があり、前記ゲート端子に第2の制御信号を入力する場合には前記MOS素子は遮断状態になり、静的状態においては前記CMOS半導体集積回路装置に電源電流が流れる場合がない、ことを特徴とするCMOS半導体集積回路装置。

IPC (4件)：

G01R 31/28 ,  H01L 21/66 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

H01L 21/66 V ,  G01R 31/28 U ,  H01L 27/04 T

Fターム (30件)：

2G032AA01 ,  2G032AB01 ,  2G032AD05 ,  2G032AE08 ,  2G032AG09 ,  2G032AK11 ,  2G032AK19 ,  4M106AA01 ,  4M106AA07 ,  4M106AA08 ,  4M106AB01 ,  4M106AB02 ,  4M106AB07 ,  4M106AC10 ,  4M106BA01 ,  4M106CA01 ,  4M106CA04 ,  4M106CA32 ,  4M106DA14 ,  4M106DB21 ,  4M106DH60 ,  4M106DJ18 ,  4M106DJ20 ,  5F038DT04 ,  5F038DT08 ,  5F038DT15 ,  5F038DT19 ,  5F038EZ20 ,  9A001BB05 ,  9A001LL05