特許

J-GLOBAL ID：200903073431392065

低電力及び低スレッショルドのCMOSパストランジスタを使用し、漏れ電流を低減させた記憶セル

発明者： ジェームズ ダブリュ.ローズ ,  ゴッドフレイ ポール デスーザ ,  ジョナサン ジェイ.スティンヘルファー ,  ジェームズ エフ.テスタ
出願人/特許権者： サン マイクロシステムズ インコーポレイテッド
代理人 (1件)： 恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平7-305980
公開番号（公開出願番号）：特開平8-235858
出願日： 1995年11月24日
公開日（公表日）： 1996年09月13日
要約：

【要約】【課題】 低電源電圧で作動するパストランジスタ、及び最大動作周波数の低下を最小にするとともに漏れ電流を抑制する低スレッショルド電圧のうち少なくともいずれか一方を有する記憶セルを提供すること。【解決手段】 記憶セル10は、第1ビット線BL、記憶回路、及びパストランジスタ12を備える。記憶回路は、論理値を示す論理状態を保持するための第1記憶ノード14を備えている、パストランジスタ12は第1ビット線WL及び第1ノード14の間に伝送経路を確立するため両者に接続されている。第1トランジスタ12は、記憶セル10がアクセスされていないときに、第1トランジスタ12を実質的に非接触状態に変更するバイアス電圧を受ける。逆バイアスがかけられたトランジスタでは、パストランジスタを通過する漏れ電流が実質的に低減する。

請求項（抜粋）：

データ値を示す論理状態を保持するための記憶ノードを有する記憶セルと、その記憶セルと付随するビット線と、前記記憶セルの前記記憶ノード、及び前記ビット線に接続されたパストランジスタと、 そのパストランジスタに逆バイアスをかけるため、前記パストランジスタに接続された逆バイアス回路とを備えたメモリ装置。

IPC (2件)：

G11C 11/407 ,  G11C 11/412

FI (2件)：

G11C 11/34 354 F ,  G11C 11/40 301