特許

J-GLOBAL ID：200903073433459680

試験パターン発生器

発明者： 山田 益弘
出願人/特許権者： 株式会社アドバンテスト
代理人 (1件)： 若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平8-349547
公開番号（公開出願番号）：特開平10-153646
出願日： 1996年12月27日
公開日（公表日）： 1998年06月09日
要約：

【要約】【課題】 メインパターンメモリとサブパターンメモリを有する試験パターン発生器の高速動作を可能にする。【解決手段】 シーケンスメモリ1にはNOP命令またはCALL命令の命令コードと、サブパターンメモリ18の試験パターンが格納されているアドレスのスタートアドレスとストップアドレスが格納されている。スタートアドレスポインタ11a,ストップアドレスレジスタ11bは切替え制御部7の出力STSTが、CALL命令がF/F4にラッチされたことによりハイレベルになると、F/F5,6にそれぞれラッチされているスタートアドレス、ストップアドレスをラッチする。スタートアドレスポインタ11aはその後マスタクロックMCLKにより+1インクリメントされていき、サブパターンメモリ18のアドレスとなる。スタートアドレスポインタ11aの値がストップアドレスレジスタ11aのストップアドレスと一致すると、一致検出回路11cより一致信号が出力される。

請求項（抜粋）：

メインの試験パターンが格納されているメインパターンメモリと、サブの試験パターンが格納されているサブパターンメモリと、命令コードおよび前記サブパターンメモリの試験パターンの開始アドレスであるスタートアドレスが格納されているメインシーケンスメモリを有し、前記メインシーケンスメモリから読み出された命令コードが、前記メインパターンメモリのアドレスを制御する命令であれば前記メインパターンメモリからメインの試験パターンを読み出して出力し、前記メインシーケンスメモリから読み出された命令コードが、前記サブパターンメモリのアドレスを制御するCALL命令であれば、前記サブパターンメモリからサブの試験パターンを読み出して出力する試験パターン発生器において、 前記シーケンスメモリには前記サブパターンメモリに格納されている試験パターンの最終アドレスであるストップアドレスがさらに格納されており、前記シーケンスメモリから出力されたスタートアドレスをストア信号により保持し、以後マスタクロック信号により+1インクリメント動作をするスタートアドレスポインタと、前記シーケンスメモリから出力されたストップアドレスを前記ストア信号により保持するストップアドレスレジスタと、前記スタートアドレスポインタのアドレスを前記ストップアドレスレジスタに保持されているストップアドレスと比較し、該ストップアドレスと一致すると、一致信号を出力する一致検出回路を含むサブシーケンサー部と、前記シーケンスメモリから読み出された命令が、前記メインパターンメモリのアドレスを制御する命令であれば、前記メインパターンメモリのアドレスを出力するアドレスポンタのアドレスを制御し、そのアドレスポインタのアドレスによって読み出された前記メインパターンメモリの出力を有効にし、CALL命令であれば、前記メインパターンメモリ側の各回路の動作クロックを停止するとともに前記ストア信号を出力し、前記一致信号が出力されると前記動作クロックの出力を再開する制御部とを有することを特徴とする試験パターン発生器。