特許

J-GLOBAL ID：200903073435353064

半導体集積回路装置のキャパシタ構造およびその製造方法

発明者： 本間 章博
出願人/特許権者： 山形日本電気株式会社
代理人 (1件)： 岩佐 義幸
公報種別：公開公報
出願番号（国際出願番号）：特願平11-038732
公開番号（公開出願番号）：特開2000-243927
出願日： 1999年02月17日
公開日（公表日）： 2000年09月08日
要約：

【要約】【課題】 スタックキャパシタの下部電極がショートしないキャパシタ構造を提供する。【解決手段】 半導体基板上の所定領域を露出させるコンタクトホール3を有する絶縁膜パターンを形成するステップと、絶縁膜パターンの所定領域上にコンタクトホール3を通して露出された半導体基板と接続されるスタックキャパシタ下部電極4を形成するステップと、スタックキャパシタ下部電極4上に絶縁膜を形成しエッチバックするステップと、スタックキャパシタ下部電極4の周りに絶縁膜よりなるサイドウォール5を形成するステップと、スタックキャパシタ下部電極4の上面にのみHSG-Si6にするステップとを含み、この方法により形成された半導体集積回路装置のキャパシタ構造は、上面のみHSG-Si化されたスタックキャパシタの下部電極4を有する。

請求項（抜粋）：

半導体基板上の所定領域を露出させるコンタクトホールを有する絶縁膜パターンと、前記コンタクトホールを通して露出された半導体基板と接続されるスタックキャパシタ下部電極とを備え、前記スタックキャパシタ下部電極の表面をHSG(半球状グレイン)-Si化した半導体集積回路装置のキャパシタ構造において、前記スタックキャパシタ下部電極の上面のみをHSG-Si化し、前記スタックキャパシタ下部電極の側面に酸化膜等の絶縁膜のサイドウォールを有するメモリセル構造を備え、前記スタックキャパシタ下部電極が互いにショートしないようにしたことを特徴とする半導体集積回路装置のキャパシタ構造。

IPC (2件)：

H01L 27/108 ,  H01L 21/8242

Fターム (10件)：

5F083AD62 ,  5F083JA33 ,  5F083MA06 ,  5F083MA17 ,  5F083MA20 ,  5F083PR03 ,  5F083PR10 ,  5F083PR21 ,  5F083PR33 ,  5F083PR39