特許
J-GLOBAL ID：200903073454225760
半導体集積回路
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平4-062127
公開番号（公開出願番号）：特開平5-266678
出願日： 1992年03月18日
公開日（公表日）： 1993年10月15日
要約：
【要約】【目的】本発明は、セルの書込み電圧VPPとして通常の12.5V程度を使用した場合でも、安定した書込み/読み出し動作が可能になり、素子設計が簡単であり、スケーリングの困難化を伴わないなどの利点が得られることを目的とする。【構成】ソース領域側に選択ゲートを有する浮遊ゲート型メモリセルトランジスタが行列状に配列されたメモリセルアレイと、書込み時には、選択された行のセルの制御ゲートおよび選択ゲートに各対応して、書込み電圧およびディプレッション型のNチャネルトランジスタの閾値電圧を印加し、読み出し時には、選択された行のセルの制御ゲートおよび選択ゲートに各対応して、0Vあるいは5Vと0Vとの間の中間電圧および読み出し電圧を印加する書込み/読み出し制御回路とを具備することを特徴とする。
請求項（抜粋）：
ソース領域側に選択ゲートを有する浮遊ゲート型メモリセルトランジスタが行列状に配列されたメモリセルアレイと、書込み時には、選択された行のセルの制御ゲートおよび選択ゲートに各対応して、書込み電圧およびディプレッション型のNチャネルトランジスタの閾値電圧を印加し、読み出し時には、選択された行のセルの制御ゲートおよび選択ゲートに各対応して、0Vあるいは5Vと0Vとの間の中間電圧および読み出し電圧を印加する書込み/読み出し制御回路を具備することを特徴とする半導体集積回路。
IPC (2件)：
FI (3件)：
G11C 17/00 309 A
, G11C 17/00 309 B
, H01L 27/10 434
