トライステートバッファ回路

発明者：
出願人/特許権者：
代理人 (1件)：吉田研二 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-327702
公開番号（公開出願番号）：特開平7-183788
出願日： 1993年12月24日
公開日（公表日）： 1995年07月21日
要約：

【要約】【目的】トライステートバッファ回路において、動作速度の高速化、低消費電力化及び集積度の向上を図る。【構成】最終出力段トランジスタであるMISFETP4及びN4を含めて8個のMISFETP1〜P4及びN1〜N4とインバータ回路L1の2個のMISFETとの合計10個のMISFETでトライステートバッファ回路が構成される。イネーブル信号L、入力信号Hの時、MISFETN4のゲート電極に充電された電荷の放電がMISFETP4よりも速い。イネーブル信号L、入力信号Lの時、MISFETP4のゲート電極への充電がMISFETN4よりも速い。このような回路動作の結果、貫通電流が減少される。また、イネーブル信号がMISFETP3を通してMISFETP4に若しくはMISFETN3を通してMISFETN4に伝達される。また、MISFETP2及びN2のゲート長が長く、ゲート幅が短く形成される。

請求項（抜粋）：

半導体集積回路装置に搭載されるトライステートバッファ回路において、電源にソース領域が接続され、入力信号端子にゲート電極が接続された第1導電型の第1MISFETと、前記第1MISFETのドレイン領域にソース領域が接続され、入力イネーブル信号端子にゲート電極が接続される第1導電型の第2MISFETと、ソース領域が接地され、前記入力信号端子にゲート電極が接続された第2導電型の第3MISFETと、前記第3MISFETのドレイン領域にソース領域が接続され、前記入力イネーブル信号端子にインバータ回路を介してゲート電極が接続された第2導電型の第4MISFETと、前記電源にソース領域が接続され、前記インバータ回路の出力端子にゲート電極が接続された第1導電型の第5MISFETと、ソース領域が接地され、前記入力イネーブル信号端子にゲート電極が接続された第2導電型の第6MISFETと、電源にソース領域が接続され、出力信号端子にドレイン領域が接続され、前記第1MISFET、第4MISFET及び第5MISFETの各々のドレイン領域にゲート電極が接続された第1導電型の第7MISFETと、ソース領域が接地され、前記出力信号端子にドレイン領域が接続され、前記第3MISFET、第2MISFET及び第6MISFETの各々のドレイン領域にゲート電極が接続された第2導電型の第8MISFETと、を備えたことを特徴とするトライステートバッファ回路。

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