特許

J-GLOBAL ID：200903073485144733

半導体装置の製造方法

発明者： 小山 一英
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平11-042101
公開番号（公開出願番号）：特開2000-243965
出願日： 1999年02月19日
公開日（公表日）： 2000年09月08日
要約：

【要約】【課題】SOI型半導体層のバックゲートMOSFETにおいて上層及び下層ゲート電極がそれぞれSOI層から素子分離領域まで延伸部を有しても寄生容量の増加と動作速度の低下を防止できる半導体装置の製造方法を提供する。【解決手段】素子分離領域とこれに隣接する活性領域とを有する半導体装置の製造方法であって、半導体からなる第1基板10の素子分離領域において素子分離用溝Tを形成し、溝内および当該溝と連続する第1基板上に第1絶縁膜21を形成し、少なくとも活性領域において第1基板の表面を露出させ、素子分離領域において溝の底部よりも浅くなるように、第1絶縁膜に開口部Xを形成する。次に、開口部内に下層ゲート絶縁膜と下層ゲート電極を形成し、下層ゲート電極および第1絶縁膜の上層に第2絶縁膜を形成し、その上面から第2基板を張り合わせ、素子分離領域の第1絶縁膜をストッパとして第1半導体基板を研磨する。

請求項（抜粋）：

素子分離領域と当該素子分離領域に隣接する活性領域とを有する半導体装置の製造方法であって、半導体からなる第1基板の素子分離領域において素子分離用溝を形成する工程と、前記溝内および当該溝に連続する前記第1基板上に第1絶縁膜を形成する工程と、少なくとも活性領域において前記第1基板の表面を露出させ、前記素子分離領域において前記溝の底部よりも浅くなるように、前記第1絶縁膜に開口部を形成する工程と、前記開口部内に露出した第1基板表面上に下層ゲート絶縁膜を形成する工程と、前記開口部を埋め込んで前記下層ゲート絶縁膜の上層に下層ゲート電極を形成する工程と、前記下層ゲート電極および前記第1絶縁膜の上層に第2絶縁膜を形成する工程と、前記第2絶縁膜の上面から第2基板を張り合わせる工程と、前記素子分離領域の第1絶縁膜をストッパとして、前記第1基板の前記活性領域部分の半導体層を残して前記第1基板を研磨する工程とを有する半導体装置の製造方法。

IPC (5件)：

H01L 29/786 ,  H01L 21/336 ,  H01L 21/76 ,  H01L 21/301 ,  H01L 27/12

FI (5件)：

H01L 29/78 627 D ,  H01L 27/12 B ,  H01L 21/76 L ,  H01L 21/78 R ,  H01L 29/78 617 N

Fターム (36件)：

5F032AA03 ,  5F032AA06 ,  5F032AA09 ,  5F032AA34 ,  5F032AA44 ,  5F032BA01 ,  5F032DA03 ,  5F032DA23 ,  5F032DA71 ,  5F032DA78 ,  5F110AA02 ,  5F110CC02 ,  5F110DD12 ,  5F110DD13 ,  5F110DD14 ,  5F110DD15 ,  5F110DD17 ,  5F110DD24 ,  5F110EE02 ,  5F110EE04 ,  5F110EE05 ,  5F110EE06 ,  5F110EE09 ,  5F110EE30 ,  5F110EE32 ,  5F110EE45 ,  5F110FF02 ,  5F110FF23 ,  5F110GG02 ,  5F110GG12 ,  5F110HM15 ,  5F110NN62 ,  5F110NN65 ,  5F110QQ04 ,  5F110QQ17 ,  5F110QQ30