特許

J-GLOBAL ID：200903073495778676

半導体装置の製造方法

発明者： 鈴木 義仁
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願平5-268369
公開番号（公開出願番号）：特開平7-106429
出願日： 1993年09月30日
公開日（公表日）： 1995年04月21日
要約：

【要約】【目的】 高耐圧素子を含む半導体装置における各素子の特性を変化させることなく工数の削減を図る。【構成】 n型半導体基板1上にシリコン酸化膜2を設けた後、フォトレジストをマスクとしてPをイオン注入し、押し込みを行って高耐圧素子用のnウェル4を形成し、更に、フォトレジストをマスクとしてPをイオン注入し、押し込みを行って通常素子用のnウェル5を形成する。続いて、フォトレジストをマスクとしてBをイオン注入し、押し込みを行って通常素子用のpウェル6aと、高耐圧素子用のpウェル6bとを同時に形成する[(a)図]。LOCOS酸化膜7、ゲート酸化膜8、ゲート電極9、n+ 型拡散層10、p+ 型拡散層11を形成する[(b)図]。

請求項（抜粋）：

半導体基板内に選択的に第1導電型不純物を導入する工程と、長時間熱処理を行って高耐圧素子用の第1導電型の第1のウェルを形成する工程と、前記半導体基板内に再度第1導電型不純物を選択的に導入する工程と、熱処理を行って通常素子用の第1導電型の第2のウェルを形成する工程と、前記半導体基板内に、高耐圧素子用のウェルを形成するための第2導電型不純物と通常素子用のウェルを形成するための第2導電型不純物とを同時に導入する工程と、熱処理を行って、高耐圧素子用の第2導電型の第1のウェルと通常素子用の第2導電型の第2のウェルとを形成する工程と、を備える半導体装置の製造方法。

IPC (6件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 21/266 ,  H01L 21/265 ,  H01L 21/027 ,  H01L 21/316

FI (6件)：

H01L 27/08 321 N ,  H01L 21/265 M ,  H01L 21/265 W ,  H01L 21/30 572 A ,  H01L 21/30 572 B ,  H01L 21/94 A

引用特許：

審査官引用 (1件)

• 特開昭61-174667