特許

J-GLOBAL ID：200903073528516753

半導体メモリのデータ読み出し回路

発明者： 佐々木 敏夫 ,  和田 正志
出願人/特許権者： 株式会社日立製作所 ,  日立超エル・エス・アイ・エンジニアリング株式会社
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平4-235630
公開番号（公開出願番号）：特開平6-084385
出願日： 1992年09月03日
公開日（公表日）： 1994年03月25日
要約：

【要約】【目的】 半導体メモリのデータ読み出し回路において、占有面積の増加を抑制しながら、データを連続かつ高速に読み出し可能とする。【構成】 センスアンプの回路ブロック内にスイッチ回路とデータラッチ回路を設け、そのスイッチ制御回路を同回路ブロックの外部に共通に設ける。データ読み出し回路は、センスアンプの回路ブロック内に同アンプと後段の第2のゲート回路を接続するデータ信号線に開閉用スイッチ回路を設け、データラッチ回路を上記ゲート回路側に設ける。さらに上記スイッチ回路を制御するスイッチ制御回路をブロック外部に共通に設けた構成とする。【効果】 半導体不揮発性メモリのデータは連続かつ高速に読み出され、読み出し回路占有面積の小型化で低コスト化に寄与する。

請求項（抜粋）：

X方向アドレス信号とY方向アドレス信号で選択されるメモリセルを複数配置してなるメモリアレイと、Y方向アドレスをデコードした第1のゲート信号でビット線を選択する第1のゲート回路と、上記メモリセルの微小な電位を増幅するセンスアンプと、上記センスアンプに対して上記第1のゲート回路が少なくとも2つからなり、上記センスアンプを選択するY方向アドレスでプリデコードする第2のゲート信号で選択される第2のゲート回路と、上記第2のゲート回路を介して上記メモリセルのデータを外部に出力する出力バッファ回路とからなるメモリセルのデータ読み出し回路で構成された半導体メモリにおいて、上記センスアンプと上記第2のゲート回路を接続するデータ信号線に開閉用のスイッチ回路を設け、更に上記スイッチ回路と上記第2のゲート回路の接続点に少なくとも1つのデータラッチ回路を設け、上記スイッチ回路を制御するスイッチ制御回路とを具備したことを特徴とする半導体メモリのデータ読み出し回路。

引用特許：

審査官引用 (4件)

• 特開昭59-152592
  
• 特開昭64-017298
  
• 特開昭64-043894
  
• 特開平2-116088