特許
J-GLOBAL ID：200903073556138209
半導体装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-364176
公開番号（公開出願番号）：特開2001-185557
出願日： 1999年12月22日
公開日（公表日）： 2001年07月06日
要約：
【要約】【課題】 低耐圧の縦型MOSトランジスタの低オン抵抗化、短チャネル効果の改善及びベース領域の形成時間の短縮化。【解決手段】 p+半導体基板1上に、同一導電型で同基板1よりも順次低濃度のp-,p--エピタキシャル層2,3を積層し、p--エピタキシャル層3内に両層2,3の界面12に達するまでn型不純物を選択的に拡散してn-ベース領域33を形成する。これにより、n型不純物が拡散し易くなる結果、n-ベース領域33における濃度プロファイルはステップ型となり短チャネル特性が改善されると共に、同領域33の形成時間の短縮化を図りうる。しかも、p-エピタキシャル層2の厚みと比抵抗とが従来よりも小さくなり、オン抵抗を低減化しうる。その後、n-ベース領域33内にp+のソース領域を形成し、更にトレンチを形成してゲート酸化膜を介してゲート電極をトレンチ内に充填する。
請求項（抜粋）：
第1導電型の半導体基板と、前記半導体基板上に形成された、前記半導体基板よりも低濃度の前記第1導電型の第1半導体層と、前記第1半導体層上に形成された、前記第1半導体層よりも低濃度の前記第1導電型の第2半導体層と、前記第2半導体層の表面より前記第1半導体層と前記第2半導体層との界面に至るまで前記第2半導体層内部に形成された、第2導電型の第3半導体層とを備えたことを特徴とする、半導体装置。
IPC (2件)：
FI (3件)：
H01L 29/78 658 E
, H01L 29/78 652 C
, H01L 29/78 652 N
