特許
J-GLOBAL ID：200903073562627793
絶縁ゲート型バイポーラトランジスタ及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
伊藤 洋二
公報種別：公開公報
出願番号（国際出願番号）：特願平8-240559
公開番号（公開出願番号）：特開平10-093078
出願日： 1996年09月11日
公開日（公表日）： 1998年04月10日
要約：
【要約】【課題】 負電圧ノイズに対する端部の局所的降伏を抑制し、負電圧ノイズ耐量を向上させる。【解決手段】 絶縁ゲート型バイポーラトランジスタにおいて、ターンオフ時間の短縮及びラッチアップ防止用に設けられたバッファ層10’を端部切断面において露出しないように形成した。このような構成とすることにより、半導体基板1とバッファ層10’によるpn接合の耐圧が、端部切断面での半導体基板1とn型層2によるpn接合の耐圧より低くなり、半導体基板1とバッファ層10’によるpn接合全体が降伏することで広い面積で負電圧エネルギーを吸収することができるため、バッファ層を露出させた従来のものに比べて負電圧耐量を向上させることができる。
請求項（抜粋）：
第1導電型の第1半導体層(1)と、この第1半導体層上に形成された第2導電型の第2半導体層(2)と、この第2半導体層内に形成されるとともに、前記第2半導体層表面に接合部が終端するように部分的に形成された第1導電型のベース層(3)と、このベース層内に形成されるとともに、前記ベース層表面に接合部が終端するように部分的に形成された第2導電型のソース層(4)と、前記第2半導体層と前記ソース層との間の前記ベース層表面をチャネル領域として、少なくともこのチャネル領域上にゲート絶縁膜(5)を介して形成されたゲート電極(6)と、前記ベース層と前記ソース層の両方に接触部を有するソース電極(8)と、前記第1半導体層を介してドレイン電流を供給するドレイン電極(9)と、前記第1半導体層と前記第2半導体層の間に、前記第2半導体層より高濃度に形成された第2導電型のバッファ層(10’)とを備え、ダイシングカットにより半導体チップとして構成された絶縁ゲート型バイポーラトランジスタであって、前記バッファ層は、前記ダイシングカットにより形成された前記半導体チップの端部切断面において露出しないように形成されていることを特徴とする絶縁ゲート型バイポーラトランジスタ。
IPC (2件)：
FI (3件)：
H01L 29/78 655 B
, H01L 21/78 Q
, H01L 29/78 652 Q
