特許

J-GLOBAL ID：200903073581979986

PLL回路

発明者： 大橋 宏行
出願人/特許権者： 富士通株式会社
代理人 (1件)： 有我 軍一郎
公報種別：公開公報
出願番号（国際出願番号）：特願平8-213956
公開番号（公開出願番号）：特開平10-065525
出願日： 1996年08月14日
公開日（公表日）： 1998年03月06日
要約：

【要約】【課題】 ディジタル集積回路の試験環境下でPLL回路の試験を行う。【解決手段】 PLL回路のVCOの帰還路に挿入された第1のスイッチ要素、帰還路とテスト信号入力端子との間に挿入された第2のスイッチ要素、制御信号入力端子の論理に応答して第1及び第2のスイッチ要素のオンオフを相補的に制御する制御手段を備える。第1のスイッチ要素がオフ状態になると、第2のスイッチ要素がオン状態となり、VCOの帰還路が切断されて発振動作が停止し、第2のスイッチ要素を通して任意のテスト信号がVCOに入力される。したがって、任意のテスト信号をロジックテスタで発生するとともに、PCの出力を同テスタでモニタすることにより、少なくともVCOの一部とDEV並びにPCを含む動作試験をディジタル的に行える。

請求項（抜粋）：

制御電圧に応じた周波数の信号を出力する電圧制御型発振器と、該電圧制御型発振器の出力を分周する分周器と、該分周器の出力と基準信号との位相差を検出する位相比較器と、該位相比較器の出力を前記制御電圧に変換するローパスフィルタと、を有するPLL回路において、前記電圧制御型発振器の帰還路に挿入された第1のスイッチ要素と、該帰還路とテスト信号入力端子との間に挿入された第2のスイッチ要素と、制御信号入力端子の論理に応答して前記第1及び第2のスイッチ要素のオンオフを相補的に制御する制御手段と、を備えたことを特徴とするPLL回路。