特許

J-GLOBAL ID：200903073633849245

発振回路および遅延回路

発明者： 山田 和志
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平9-047191
公開番号（公開出願番号）：特開平10-229166
出願日： 1997年02月14日
公開日（公表日）： 1998年08月25日
要約：

【要約】【課題】小面積で発振周波数、デューティ比、位相が制御できる発振回路と、遅延時間、立ち上がり時間、立ち下がり時間が制御できる遅延回路の提供。【解決手段】リングオシレータ、または縦続接続した論理ゲートを構成するMOSトランジスタのウェル(SOIデバイスではチャネル領域やバックゲート)をそれぞれ電気的に分離し、それぞれ可変バイアス電圧発生回路の出力に接続することによってウェル電位を変動させる。これによって、各MOSトランジスタのしきい値が変動し、駆動電流能力が個別に制御される。

請求項（抜粋）：

MOS集積回路において、リングオシレータを構成する各MOSトランジスタのウェルのうち同一導電型のウェルが少なくとも2つ以上に電気的に分離され、前記同一導電型ウェルのうち少なくとも1つが可変バイアス電圧発生回路の出力に接続されている、ことを特徴とする発振回路。

IPC (8件)：

H01L 27/04 ,  H01L 21/822 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 29/786 ,  H03K 3/354

FI (7件)：

H01L 27/04 G ,  H03K 3/354 B ,  H01L 27/08 102 B ,  H01L 27/10 671 C ,  H01L 29/78 613 A ,  H01L 29/78 618 C ,  H01L 29/78 626 Z