特許

J-GLOBAL ID：200903073681645740

半導体装置の製造方法

発明者： 川島 寛之
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願2000-367940
公開番号（公開出願番号）：特開2002-169302
出願日： 2000年12月04日
公開日（公表日）： 2002年06月14日
要約：

【要約】【課題】 肩落ちやエッチング残り等のパターン欠陥のない金属含有パターンを形成する。【解決手段】 基板1上に形成された金属を含有する配線材料膜(被加工膜)10をパターニングする半導体装置の製造方法であり、先ず、配線材料膜10上にシリコン系材料からなる反射防止膜11を介してレジストパターン13を形成する。次いで、第1チャンバ内において、配線材料膜10上に反射防止膜11を薄く残すようにレジストパターン13をマスクに用いて反射防止膜11をエッチングする第1エッチング工程を行う。この第1エッチング工程では、エッチングガスとしてフッ素系のガスを用いる。その後、第2チャンバ内において、レジストパターン13をマスクに用いて反射防止膜11の残りと配線材料膜10とをエッチング除去し、配線材料膜10からなる配線15を形成する。

請求項（抜粋）：

基板上に形成された金属を含有する被加工膜をパターニングする半導体装置の製造方法であって、前記被加工膜上にシリコン系材料および有機系材料のうちの少なくとも一方からなる反射防止膜を介してレジストパターンを形成した後、第1チャンバ内において、前記被加工膜上に前記反射防止膜を薄く残すように前記レジストパターンをマスクに用いて当該反射防止膜をエッチングする第1エッチング工程と、第2チャンバ内において、前記レジストパターンをマスクに用いて前記反射防止膜の残りと前記被加工膜とをエッチング除去する第2エッチング工程とを行うことを特徴とする半導体装置の製造方法。

IPC (5件)：

G03F 7/40 521 ,  G03F 7/11 ,  H01L 21/027 ,  H01L 21/3065 ,  H01L 21/3213

FI (5件)：

G03F 7/40 521 ,  G03F 7/11 ,  H01L 21/30 574 ,  H01L 21/302 B ,  H01L 21/88 D

Fターム (36件)：

2H025AB16 ,  2H025DA34 ,  2H096AA25 ,  2H096CA05 ,  2H096HA23 ,  2H096HA24 ,  5F004AA02 ,  5F004AA09 ,  5F004BB13 ,  5F004BC08 ,  5F004DA00 ,  5F004DA01 ,  5F004DA04 ,  5F004DA11 ,  5F004DA16 ,  5F004DB03 ,  5F004DB08 ,  5F004DB12 ,  5F004EA01 ,  5F004EA28 ,  5F033HH09 ,  5F033HH18 ,  5F033HH33 ,  5F033MM08 ,  5F033PP15 ,  5F033PP16 ,  5F033QQ04 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ15 ,  5F033QQ21 ,  5F033XX21 ,  5F033XX31 ,  5F046PA03 ,  5F046PA04