特許
J-GLOBAL ID：200903073725024196
半導体素子の基板への実装方法及びその装置
発明者：
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出願人/特許権者：
代理人 (1件)：
曾我 道照 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-161502
公開番号（公開出願番号）：特開平8-032297
出願日： 1994年07月13日
公開日（公表日）： 1996年02月02日
要約：
【要約】【目的】 半導体素子の実装の際に、基板の高さのばらつきによる搭載不良を防ぐことのできる半導体素子の基板への実装装置を得る。【構成】 半導体素子1を実装する基板2を載置するボンディングステージ3と、基板2をボンディングステージ3で位置決めする位置決め手段4と、基板2の高さを計測する計測手段6と、計測手段6による計測結果と予め定められた基準値とを比較した結果、実装不可とされたときに上記測定結果に基づきボンディングステージ3の高さを補正する高さ補正手段7とを備える。
請求項（抜粋）：
半導体素子を実装する基板をボンディングステージに載置する載置工程と、上記基板を上記ボンディングステージ上で位置決めする位置決め工程と、上記基板の高さを計測する計測工程と、上記計測工程による計測結果と予め定められた基準値とを比較することにより上記半導体素子の上記基板への実装の可否を判定する判定工程と、上記判定工程の判定結果が実装可能のときに上記半導体素子を上記基板に実装する実装工程とを備える半導体素子の基板への実装方法。
IPC (2件)：
H05K 13/04
, B23P 21/00 305
