特許
J-GLOBAL ID：200903073750741170
ディレイ回路および該ディレイ回路を有する半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平5-292153
公開番号（公開出願番号）：特開平7-147533
出願日： 1993年11月22日
公開日（公表日）： 1995年06月06日
要約：
【要約】【目的】 ディレイ回路を、遅延時間の電源電圧依存性を低減することができるようにする。【構成】 ディレイ回路10は、バッファ11を通過した入力信号VINが入力される、多段接続された2N個(Nは整数)のインバータ121〜122N からなるインバータ遅延ブロック12と、バッファ11を通過した入力信号VINが入力される、多段接続された2M個(Mは整数)のインバータ131〜132M ,初段のインバータ131 と2段目のインバータ132 との間に設けられた抵抗Rおよび一端が抵抗Rと2段目のインバータ132 との接続点に接続されるとともに他端が接地されたコンデンサCとからなるCR遅延ブロック13と、インバータ遅延ブロック12の出力信号V1 とCR遅延ブロック13の出力信号V2 との論理積をとる論理積回路14とを含む。
請求項（抜粋）：
入力信号を所定の遅延時間だけ遅延させて出力するディレイ回路において、前記入力信号がそれぞれ入力される、遅延時間の電源電圧依存性が互いに異なる複数の遅延ブロックと、該複数の遅延ブロックの出力信号の論理積または論理和をとる論理回路とを備えることを特徴とするディレイ回路。
IPC (2件)：
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