特許
J-GLOBAL ID：200903073761510706
ラッチアップ検証装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
高田 守
公報種別：公開公報
出願番号（国際出願番号）：特願平5-275457
公開番号（公開出願番号）：特開平7-130965
出願日： 1993年11月04日
公開日（公表日）： 1995年05月19日
要約：
【要約】【目的】 CMOS構造のレイアウトパターンに対するラッチアップ検証の大幅な効率向上を図ったラッチアップ検証装置及びラッチアップ検証方法を得る。【構成】 ラッチアップ検証部18は、オーバーサイズ領域設定済みレイアウトパターンデータD17に基づき、オーバーサイズ領域内にP+ 拡散領域及びNウェル領域の前領域が存在すればラッチアップ危険性なしと判定し、存在しなければオーバーサイズ領域外にあるNウェル内P+ 拡散領域とNウェル領域はラッチアップ発生の危険性有りと判定し、ラッチアップ発生危険性有りと判定されたNウェル内P+ 拡散領域とNウェル領域からなるラッチアップ検証結果データD4を検証結果出力部19に出力する。
請求項（抜粋）：
第1の導電型の半導体基板上に少なくとも1つの第2の導電型のウェル領域を設けた構造のCMOS半導体集積回路のレイアウトパターンを規定したレイアウトパターンデータを付与するレイアウトパターンデータ付与手段と、前記レイアウトパターンデータを受け、前記レイアウトパターンデータから、第2の導電型のウェル領域と、該ウェル領域の表面に形成された第1の導電型の第1の半導体領域と、前記ウェル領域の表面に形成され、かつ所定の電源が電源配線を介して入力される第2の導電型の第2の半導体領域上における前記電源配線とのコンタクト領域を抽出する半導体領域抽出手段と、前記コンタクト領域と前記第1の半導体領域との距離に基づき、前記レイアウトパターンデータで規定されたレイアウトパターンのラッチアップ発生の危険性を検証するラッチアップ検証手段とを備えたラッチアップ検証装置。
IPC (4件)：
H01L 27/08 331
, G06F 17/50
, H01L 21/66
, H01L 21/82
G06F 15/60 370 A
, H01L 21/82 T
