特許
J-GLOBAL ID：200903073771685261
半導体集積回路装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2003-025829
公開番号（公開出願番号）：特開2004-241403
出願日： 2003年02月03日
公開日（公表日）： 2004年08月26日
要約：
【課題】層間絶縁膜に埋め込まれたプラグまたは配線上に形成されたキャパシタを有する半導体集積回路装置の製造工程中において、キャパシタの容量を低下させることなくプラグまたは配線のバリア膜の浸食を防ぐ。【解決手段】配線溝13Bの内部を埋め込むように配線17を形成した後、酸化シリコン膜12の表面の高さが配線17の表面より低くなっていない状況下で半導体基板を洗浄する。次いで、配線17を形成するW膜15の表面にWの成長結晶核15Aを形成した後、窒化シリコン膜18の堆積およびパターニングを行い、続いて窒化チタン膜19の堆積およびパターニングを行うことにより、成長結晶核15Aを含む配線17を下部電極とし、窒化シリコン膜18を容量絶縁膜とし、窒化チタン膜19を上部電極とするキャパシタを形成する。【選択図】 図6
請求項（抜粋）：
(a)主面に半導体素子が形成された半導体基板上に前記半導体素子と電気的に接続する金属シリサイド膜を形成する工程、
(b)前記金属シリサイド膜の存在下で、前記半導体基板上に第1絶縁膜を形成する工程、
(c)前記第1絶縁膜に溝部を形成する工程、
(d)前記溝部の内部を含む前記第1絶縁膜上に第1バリア膜を形成する工程、
(e)前記第1バリア膜上に前記溝部を埋め込む第1導電性膜を形成する工程、
(f)前記溝部の外部の前記第1バリア膜および前記第1導電性膜を除去することにより、前記金属シリサイド膜と接続するキャパシタの第1電極を形成する工程、
(g)前記第1絶縁膜の表面の高さが前記第1電極の表面の高さより低くなっていない状況下で化学的成膜手段により前記第1電極の表面に前記第1導電性膜の結晶核を成長させる工程、
(h)前記結晶核の存在下で、前記第1絶縁膜上および前記第1電極上に第2絶縁膜を形成する工程、
(i)前記第2絶縁膜上に前記キャパシタの第2電極となる第2導電性膜を形成し、前記第1電極と前記第2絶縁膜と前記第2電極とで前記キャパシタを形成する工程、
を含み、前記(g)工程後、前記(h)工程前に前記半導体基板を洗浄する工程を含むことを特徴とする半導体集積回路装置の製造方法。
IPC (3件)：
H01L21/8244
, H01L27/10
, H01L27/11
H01L27/10 381
, H01L27/10 491
5F083BS05
, 5F083BS17
, 5F083BS27
, 5F083BS38
, 5F083GA25
, 5F083JA19
, 5F083JA35
, 5F083JA36
, 5F083JA39
, 5F083JA40
, 5F083JA53
, 5F083JA56
, 5F083MA06
, 5F083MA16
, 5F083MA19
, 5F083PR21
, 5F083PR38
, 5F083PR40
