特許

J-GLOBAL ID：200903073785995697

論理回路のテスト回路およびテスト方法

発明者： 杉村 幸夫
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 池内 寛幸 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-025833
公開番号（公開出願番号）：特開2002-228714
出願日： 2001年02月01日
公開日（公表日）： 2002年08月14日
要約：

【要約】【課題】 論理回路における論理ブロック間の接続テスト用パターンをより少ない工数で開発でき且つチップ面積の増大を抑えたテスト回路を提供する。【解決手段】 テスト回路に、システムバスを介してデータ設定を行うテスト入力用記憶部37と、テスト入力用記憶部からの出力信号と通常動作時の入力信号を入力とし、モード切替信号により、テスト入力用記憶部からの出力信号か通常動作時の入力信号のいずれかを選択し、論理ブロックへの出力信号とする選択部38と、選択部からの出力信号をシステムバスに読み出す読出し部310とを設けた。

請求項（抜粋）：

システムバスを有する論理回路内の論理ブロックをテスト対象とするテスト回路であって、前記システムバスを介してデータ設定を行うテスト入力用記憶部と、前記テスト入力用記憶部からの出力信号と通常動作時の入力信号を入力とし、モード切替信号により、前記テスト入力用記憶部からの出力信号か前記通常動作時の入力信号のいずれかを選択し、前記論理ブロックへの出力信号とする選択部と、前記選択部からの出力信号を前記システムバスに読み出す読出し部とを備えたことを特徴とする論理回路のテスト回路。

Fターム (5件)：

2G032AA01 ,  2G032AB01 ,  2G032AG04 ,  2G032AK14 ,  2G032AL04