特許

J-GLOBAL ID：200903073799923290

半導体装置の製造方法

発明者： 青木 英之
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2001-398832
公開番号（公開出願番号）：特開2003-197697
出願日： 2001年12月28日
公開日（公表日）： 2003年07月11日
要約：

【要約】【課題】 ウェハ1枚のテスト時間を最小限にすることができ、その結果、ウェハ1枚当たりのテスト時間の短縮によってテストコストの低減、およびスループットの向上を実現できるテスト工程を含む半導体装置の製造方法を提供する。【解決手段】 半導体装置のテスト工程に用いるテストシステムであって、フラッシュメモリが形成された複数のチップ1からなるウェハ2と、ウェハ2の全面にコンタクトするウェハレベル全面コンタクト装置3と、ウェハ2の電気的特性を測定するためのテスタ4と、テスタ4とウェハレベル全面コンタクト装置3との間に介在され、チップ単位の制御回路を搭載したBOSTボード5などから構成され、ウェハ2内の各チップ1のテスト時間が異なる場合に、BOSTボード5にて、各チップ1を並列して前のテストが終了した時点で次のテストに順次移行して実行するように、各チップ1毎に各テスト項目を制御する。

請求項（抜粋）：

ウェハ上の複数チップに同時に電気的コンタクトをして複数チップの電気的特性を並列的に検査する工程を有し、前記電気的特性を検査する工程は、テスト制御装置と前記ウェハとの間に介在されたテスト回路に前記テスト制御装置からテスト制御信号を送り、前記テスト制御信号により制御される前記テスト回路によって前記ウェハ上の各チップに対してチップ単位で独立的なテストを同時に実行することを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/66 ,  G01R 31/28 ,  G11C 29/00 651

FI (5件)：

H01L 21/66 B ,  G11C 29/00 651 P ,  G01R 31/28 H ,  G01R 31/28 B ,  G01R 31/28 K

Fターム (21件)：

2G132AA09 ,  2G132AB01 ,  2G132AC03 ,  2G132AD06 ,  2G132AE14 ,  2G132AE18 ,  2G132AE19 ,  2G132AE23 ,  2G132AF02 ,  2G132AG02 ,  2G132AG09 ,  2G132AL00 ,  2G132AL09 ,  2G132AL26 ,  4M106AA01 ,  4M106AC13 ,  4M106BA01 ,  4M106DD11 ,  5L106AA10 ,  5L106DD01 ,  5L106DD21