特許

J-GLOBAL ID：200903073817597281

半導体素子及びその製造方法

発明者： 山本 哲也
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 吉田 研二 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-052731
公開番号（公開出願番号）：特開2002-261279
出願日： 2001年02月27日
公開日（公表日）： 2002年09月13日
要約：

【要約】【課題】 高耐圧で低抵抗な半導体素子を提供すること。【解決手段】 珪素(Si)から形成されたSi半導体領域20と炭化珪素(SiC)から形成されたSiC半導体領域30とを備えるパワーMOSFET100のSiC半導体領域30に、Si半導体領域20に接すると共にn型ドリフト層30bに接するように設けられp型のSiCからなるp型保護層40を形成した。こうすれば、ドレイン電極46とソース電極44との間の電圧は、主に、Siよりバンドギャップが大きいSiCで形成したp型保護層40とn型ドリフト層30bとの間に印加されるので、Siから形成した領域に電圧が印加されるものより高い電圧に耐えることができる。

請求項（抜粋）：

p型不純物層と前記p型不純物層の少なくとも一部を挟持するよう設けられた二つのn型不純物層とを有し第1の半導体材料からなる第1半導体領域と、前記n型不純物層の一方に接するように設けられたn型ドリフト層を有し前記第1の半導体材料よりバンドギャップの大きい第2の半導体からなる第2半導体領域と、少なくとも前記p型不純物層に絶縁膜を介して電圧を印加できるよう配置されたゲート電極と、前記n型不純物層の他方に設けられたソース電極と、前記n型ドリフト層に電圧を印加できるように前記第2半導体領域に設けられたドレイン電極とを備える半導体素子であって、前記第2半導体領域は、前記第1半導体領域に接して設けられ、前記n型ドリフト層と共にpn接合ダイオードを形成するp型保護層を有することを特徴とする半導体素子。

IPC (6件)：

H01L 29/78 652 ,  H01L 29/78 ,  H01L 29/78 653 ,  H01L 29/78 656 ,  H01L 21/336 ,  H01L 29/80

FI (6件)：

H01L 29/78 652 T ,  H01L 29/78 652 Z ,  H01L 29/78 653 A ,  H01L 29/78 656 Z ,  H01L 29/78 658 Z ,  H01L 29/80 V

Fターム (6件)：

5F102GA01 ,  5F102GA05 ,  5F102GB04 ,  5F102GC09 ,  5F102GD04 ,  5F102GJ02