特許

J-GLOBAL ID：200903073820009684

半導体装置

発明者： 臼田 宏治 ,  高木 信一 ,  手塚 勉 ,  杉山 直治 ,  沼田 敏典
出願人/特許権者： 株式会社東芝
代理人 (6件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2003-302974
公開番号（公開出願番号）：特開2004-221530
出願日： 2003年08月27日
公開日（公表日）： 2004年08月05日
要約：

【課題】 歪みSiチャネルの薄膜化をはかると共に下地からのGeの拡散を防止することができ、Siチャネルに十分な歪みを印加しつつ高性能な半導体素子を実現する。【解決手段】 Si基板10上に絶縁層11を介して形成された歪み緩和SiGe層12と、SiGe層12上に形成された歪みSi層13と、歪みSi層13上にゲート絶縁膜14を介して選択的に形成されたゲート電極15と、ゲート電極15を挟んで歪みSi層13に形成されたソース・ドレイン領域16,17とを備えたMOS型の半導体装置において、歪みSi層13はゲート方向(ゲート幅方向)と直交する方向にストライプ状に加工され、このストライプ下部のSiGe層12はエッチングにより除去されている。【選択図】 図1

請求項（抜粋）：

少なくとも表面に歪み緩和SiGe層を有し、該SiGe層の一部が島状に除去された基板と、 前記SiGe層上に形成され、かつ一部が前記SiGe層の除去された部分を横断するように形成された歪みSi層と、 前記歪みSi層の前記横断部分の一部にゲート絶縁膜を介して形成されたゲート電極と、 前記歪みSi層に前記ゲート電極の位置に対応して形成されたソース・ドレイン領域と、 を具備してなることを特徴とする半導体装置。

IPC (3件)：

H01L21/336 ,  H01L21/20 ,  H01L29/786

FI (4件)：

H01L29/78 618A ,  H01L21/20 ,  H01L29/78 617N ,  H01L29/78 626C

Fターム (33件)：

5F052DA01 ,  5F052DA03 ,  5F052DB06 ,  5F052JA01 ,  5F052JA03 ,  5F052KA01 ,  5F052KA05 ,  5F110AA01 ,  5F110AA09 ,  5F110BB11 ,  5F110CC02 ,  5F110DD01 ,  5F110DD05 ,  5F110DD13 ,  5F110DD21 ,  5F110EE09 ,  5F110EE30 ,  5F110EE45 ,  5F110FF01 ,  5F110FF02 ,  5F110FF04 ,  5F110FF23 ,  5F110FF27 ,  5F110FF29 ,  5F110GG02 ,  5F110GG06 ,  5F110GG12 ,  5F110GG22 ,  5F110GG25 ,  5F110HJ13 ,  5F110HK05 ,  5F110QQ11 ,  5F110QQ17