特許
J-GLOBAL ID：200903073826936072
半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
須山 佐一
公報種別：公開公報
出願番号（国際出願番号）：特願平11-063367
公開番号（公開出願番号）：特開2000-260819
出願日： 1999年03月10日
公開日（公表日）： 2000年09月22日
要約：
【要約】【課題】 フリップチップ接続部の接続信頼性の高い半導体装置を、簡略化された工程で高い歩留りで製造する。【解決手段】 本発明の製造方法では、まず半導体チップ1の裏面に、中央部の内周面に凹部2aが形成されたキャップ状のカバープレート2を接着する。また、基板側では、配線基板5の接続パッド上に、はんだバンプ4bを形成した後、バンプ形成面に流動性の樹脂層6を形成する。次いで、配線基板5の樹脂層6形成面上に、カバープレート2が貼付けられた半導体チップ1をフェースダウンで搭載し、チップ側のバンプ4aと基板側のバンプ4bとを当接させる。このとき、カバープレート2と配線基板5とが当接され接着される。次いで、チップ側と基板側のバンプをそれぞれ加熱溶融させて接合させると同時に、配線基板5上の樹脂層6を架橋して硬化させる。こうして、半導体チップ1と配線基板5との間隙部すなわちバンプ4の接続高さが、所定の大きさに制御される。
請求項（抜粋）：
少なくとも一方の主面に接続端子および配線層を有する配線基板の前記接続端子形成面に、樹脂層を形成する工程と、半導体素子の電極端子形成面と反対側の面に、被覆部材の内周面を接着する工程と、前記配線基板の前記樹脂層が形成された面に、前記被覆部材が被着された半導体素子をフェースダウンに搭載し、前記被覆部材の内周面の周辺部を、前記配線基板に当接させ、かつ前記半導体素子の電極端子と前記配線基板の接続端子とを、少なくとも一方の端子上に形成されたバンプを介して当接させるマウント工程と、前記バンプを加熱溶融して接合させるバンプ接合工程とを備えたことを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 21/60 311
, H01L 21/56
, H01L 23/29
, H01L 23/31
H01L 21/60 311 S
, H01L 21/56 E
, H01L 23/30 D
4M109AA01
, 4M109AA02
, 4M109BA04
, 4M109CA04
, 4M109DB10
, 4M109DB15
, 5F044LL01
, 5F044LL11
, 5F044RR18
, 5F044RR19
, 5F061AA01
, 5F061BA04
, 5F061CA04
