特許

J-GLOBAL ID：200903073841292696

FIFO装置

発明者： 山本 斉
出願人/特許権者： 株式会社リコー
代理人 (1件)： 青山 葆 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-144704
公開番号（公開出願番号）：特開2002-344539
出願日： 2001年05月15日
公開日（公表日）： 2002年11月29日
要約：

【要約】【課題】 不要にPCIバスが占有されることを防止して、システム全体の処理能力を高めることができる受信用のFIFO装置を得る。【解決手段】 入力制御部22は、第3比較部36で、メモリ部21に書き込まれた受信パケットのトレイラー部63のアクノリッジ情報から、該受信したパケットがエラーパケットか否かを調べ、エラーパケットであった場合は、出力制御部23にハイレベルのEMPTY信号を出力すると共に該受信パケットを破棄することによって、受信用DMA装置10にエラーパケットが転送されないようにし、第2比較部35で、メモリ部21に書き込まれた受信パケットのヘッダ部61の1クワドレット目に記録されたtcode情報から、受信したパケットが所定のタイプのパケットか否かを調べ、所定のタイプのパケットである場合に対してのみ、所定のエラー時にパケットを破棄できるようにした。

請求項（抜粋）：

IEEE1394規格に準拠したインタフェースを介して入力され該規格のデータフォーマットに準拠するパケットを、一時的に格納して転送するFIFOメモリをなすFIFO装置において、上記入力されたパケットを格納するメモリ部と、外部から入力される制御信号に応じて、該メモリ部に対してデータ書き込みを行うアドレスを所定のタイミングで順次生成して出力し、メモリ部に対するデータ書き込み制御を行う入力制御部と、外部から入力される制御信号に応じて、上記メモリ部に対してデータ読み出しを行うアドレスを所定のタイミングで順次生成して出力し、メモリ部に対するデータ読み出し制御を行う出力制御部と、を備え、上記入力制御部は、メモリ部に入力されたパケットの所定の情報から、該パケットの転送実施判定を行い、転送を禁止する判定を行うと、上記出力制御部に対してメモリ部からのデータ読み出しを禁止すると共に、上記メモリ部に対して、新たに入力されるパケットを上書きさせて、格納しているパケットを消去させることを特徴とするFIFO装置。

IPC (8件)：

H04L 13/08 ,  G06F 13/12 340 ,  G06F 13/28 310 ,  G06F 13/36 310 ,  G06F 13/38 310 ,  G06F 13/38 350 ,  H04L 12/28 100 ,  H04L 12/40

FI (8件)：

H04L 13/08 ,  G06F 13/12 340 B ,  G06F 13/28 310 D ,  G06F 13/36 310 F ,  G06F 13/38 310 D ,  G06F 13/38 350 ,  H04L 12/28 100 H ,  H04L 12/40 Z

Fターム (22件)：

5B014FB03 ,  5B014GD05 ,  5B014GD13 ,  5B014GD35 ,  5B014GE05 ,  5B061BA03 ,  5B061FF01 ,  5B061QQ01 ,  5B077AA23 ,  5B077BA02 ,  5B077DD02 ,  5B077DD11 ,  5B077NN02 ,  5K032CD01 ,  5K032DA07 ,  5K032DB20 ,  5K032DB22 ,  5K033CC01 ,  5K033DB12 ,  5K033EC03 ,  5K034EE11 ,  5K034HH42

引用特許：

出願人引用 (3件)

• データ処理回路
  公報種別：公開公報   出願番号：特願平10-354735   出願人：ソニー株式会社
• ノード装置
  公報種別：公開公報   出願番号：特願平3-326229   出願人：株式会社東芝
• 時間軸変換メモリ装置
  公報種別：公開公報   出願番号：特願平3-176716   出願人：松下電器産業株式会社

審査官引用 (3件)

• データ処理回路
  公報種別：公開公報   出願番号：特願平10-354735   出願人：ソニー株式会社
• ノード装置
  公報種別：公開公報   出願番号：特願平3-326229   出願人：株式会社東芝
• 時間軸変換メモリ装置
  公報種別：公開公報   出願番号：特願平3-176716   出願人：松下電器産業株式会社