特許

J-GLOBAL ID：200903073906847640

ジッタ抑圧回路

発明者： 川田 泉
出願人/特許権者： 旭化成マイクロシステム株式会社
代理人 (1件)： 谷 義一 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-091268
公開番号（公開出願番号）：特開平7-058731
出願日： 1993年04月19日
公開日（公表日）： 1995年03月03日
要約：

【要約】【目的】 ジッタ抑圧回路をLSIとして一体化すること。【構成】 入力クロックに同期した入力データからジッタ成分の抑圧された出力クロックに同期させた出力データを出力するジッタ抑圧回路において、前記入力クロックのタイミングで前記入力データを順次記憶し、前記出力クロックのタイミングで前記記憶されたデータを出力すると共に、前記入力クロックと前記出力クロックとのタイミング差の増減に応答した判別信号を出力するFIFOメモリ7と、判別信号に基づいてアップまたはダウンカウントするアップダウンカウンタ13と、アップダウンカウンタ13のカウント数が所定の値を越えたときに互いに異なる位相の複数のクロックのいずれかを選択し、当該選択したクロックに基づいて出力クロックを生成するクロック選択回路5とを具える。

請求項（抜粋）：

入力クロックに同期した入力データからジッタ成分の抑圧された出力クロックに同期させた出力データを出力するジッタ抑圧回路において、前記入力クロックのタイミングで前記入力データを順次記憶し、前記出力クロックのタイミングで前記記憶されたデータを出力すると共に、前記入力クロックと前記出力クロックとのタイミング差の増減に応答した判別信号を出力するファーストインファーストアウト手段と、前記判別信号に基づいてアップまたはダウンカウントするアップダウンカウント手段と、前記アップダウンカウント手段のカウント数が所定の値を越えたときに互いに異なる位相の複数のクロックのいずれかを選択し、当該選択したクロックに基づいて出力クロックを生成する出力クロック生成手段とを具えたことを特徴とするジッタ抑圧回路。

IPC (4件)：

H04L 7/00 ,  H03K 5/00 ,  H04L 7/02 ,  H04L 25/40

FI (2件)：

H03K 5/00 G ,  H04L 7/02 Z