特許

J-GLOBAL ID：200903073936261844

メモリ制御装置およびメモリ制御方法、並びに画像生成装置

発明者： 吉森 正治 ,  谷口 一雄
出願人/特許権者： ソニー株式会社
代理人 (1件)： 稲本 義雄
公報種別：公開公報
出願番号（国際出願番号）：特願平8-238759
公開番号（公開出願番号）：特開平10-091145
出願日： 1996年09月10日
公開日（公表日）： 1998年04月10日
要約：

【要約】【課題】 メモリアクセスの効率化を図る。【解決手段】 タイミング発生回路27Tにおいて、同一の行アドレスが発生され、さらにその行アドレス上における複数の列アドレスが順次発生される。行アドレスはROWDEC28Yを介して、列アドレスはRADDEC28Rを介してDRAMCELL28Dにそれぞれ供給される。列アドレスは、列アドレスバッファ28Cにも供給され、所定の時間だけ遅延後、WADDEC28Wを介してDRAMCELL28Dに供給される。DRAMCELL28Dに対するリードデータバス44を介したデータの読み出しと、ライトデータバス43を介した演算処理回路27Eの演算結果の書き込みは同時に行われる。

請求項（抜粋）：

第1および第2のアドレスにより特定される領域に対して、データの読み出しおよび書き込みが行われるメモリを制御するメモリ制御装置であって、前記第1および第2のアドレスを発生する発生手段と、前記発生手段の出力を記憶するアドレス記憶手段と、前記発生手段により発生された前記第1および第2のアドレスを前記メモリに供給することにより、前記メモリからのデータの読み出しを制御する第1の制御手段と、前記アドレス記憶手段の記憶値を前記メモリに供給することにより、前記メモリへのデータの書き込みを制御する第2の制御手段と、前記メモリから読み出されたデータを伝送する第1の伝送手段と、前記第1の伝送手段とは独立して設けられ、前記メモリに書き込むべきデータを伝送する第2の伝送手段とを備え、前記第1の伝送手段は、前記第1の制御手段により前記メモリに供給された第1および第2のアドレスにより特定される前記メモリの所定の領域から読み出されたデータを伝送し、前記第2の伝送手段は、前記第2の制御手段により前記メモリに供給された前記アドレス記憶手段の前記記憶値により特定される前記メモリの所定の領域に書き込むべきデータを伝送し、前記第1の制御手段による前記メモリからのデータの読み出しと、前記第2の制御手段による前記メモリへのデータの書き込みは同時に行われることを特徴とするメモリ制御装置。

IPC (4件)：

G09G 5/36 530 ,  G09G 5/36 ,  G06F 12/00 560 ,  G06T 11/00

FI (4件)：

G09G 5/36 530 M ,  G09G 5/36 530 G ,  G06F 12/00 560 F ,  G06F 15/72 A