特許
J-GLOBAL ID：200903074010405962

半導体装置の製造方法

発明者：
大野 圭一

大野 圭一 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


公報種別：公開公報
出願番号（国際出願番号）：特願平10-011722
公開番号（公開出願番号）：特開平11-214677
出願日： 1998年01月23日
公開日（公表日）： 1999年08月06日
要約：
【要約】【課題】 ゲート電極とソース・ドレイン層との、コンタクトホール用の開口の同時形成が可能で、デュアルゲートCMOS型の半導体装置の製造工程におけるポリシリコン膜の安定加工が可能な半導体装置の製造方法を提供する。【解決手段】 ポリサイド膜上に堆積したCVDSiO2 膜にゲート電極形状を規定するパターン部を形成し、このパターン部にSi3 N4 膜56a、56bを残存させる方法で形成し、Si3 N4 膜56a、56bをマスクとしてポリサイド膜をエッチングしてポリサイドゲート電極20a、20bを形成し、ゲート電極部4、5側壁のサイドウォール絶縁膜23形成と同時に、ゲート電極コンタクト部3のポリサイドゲート電極20a上のSi3 N4 膜56aをエッチングし、その後層間絶縁膜26にソース・ドレイン層24、25と、ゲート電極コンタクト部3とのコンタクトホール用の開口33、34、59を同時に形成する。
請求項（抜粋）：
自己整合型コンタクト構造のMOSトランジスタを構成素子として有する半導体装置の製造方法において、前記MOSトランジスタのゲート電極とする、半導体膜、半導体膜と導電体膜との複合膜および導電体膜のうち、いずれか一つの膜によるゲート電極膜を堆積する工程と、前記ゲート電極膜上に第1の絶縁膜を堆積する工程と、前記第1の絶縁膜に前記ゲート電極形状を規定するパターン部を形成する工程と、所定膜厚の第2の絶縁膜を堆積する工程と、前記ゲート電極形状を規定する前記パターン部の、前記第1の絶縁膜の側壁および前記導電体膜上のみに前記第2の絶縁膜を残存させる工程と、前記パターン部にのみ残存させた前記第2の絶縁膜をマスクとした前記ゲート電極膜のエッチングにより、ゲート電極部を形成する工程と、第3の絶縁膜を堆積した後、エッチバックを行って、前記ゲート電極部側壁にサイドウォール絶縁膜を形成すると共に、少なくとも前記ゲート電極部のゲート電極コンタクト部の、前記ゲート電極膜上の前記第2の絶縁膜を除去する工程と、層間絶縁膜を堆積する工程と、コンタクトホールを形成する工程とを有することを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 29/78 ,  H01L 21/336
引用特許：
審査官引用 (4件)
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