特許

J-GLOBAL ID：200903074086983507

横型パワーMOSトランジスタおよびその製造方法

発明者： 安田 英司
出願人/特許権者： 関西日本電気株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願2002-123377
公開番号（公開出願番号）：特開2003-318404
出願日： 2002年04月25日
公開日（公表日）： 2003年11月07日
要約：

【要約】【課題】 出力容量を低減した横型パワーMOSトランジスタおよびその製造方法を提供することを目的とする。【解決手段】 SOI基板30のシリコン層33は、初期層として、N型第1シリコン層33aと、N-型第2シリコン層33bとを有し、そのシリコン層33には、第1シリコン層33aより深く形成したN+型ウェル領域34とシリコン酸化膜32まで到達する深さで形成したP型ベース領域35とが離間して形成されている。そして、N+型ウェル領域34とベース領域35とに挟まれた第1シリコン層33aおよび第2シリコン層33bのままの領域とP型ベース領域35とでソース・ドレイン間耐圧を決定するPN接合を構成し、第1シリコン層33aのままの領域がそのPN接合の耐圧を主分担するN型耐圧領域となり、第2シリコン層33bのままの領域がそのPN接合の容量を緩和するN-型容量緩和領域となる。

請求項（抜粋）：

半導体支持基板上に埋込絶縁膜を形成し、この埋込絶縁膜上に半導体層を形成してなるSOI基板の半導体層にソース・ドレイン間耐圧を決定するPN接合を形成した横型パワーMOSトランジスタにおいて、半導体層が、半導体層の表面に露出するように形成して前記PN接合の耐圧を主分担する一導電型耐圧領域と、前記PN接合と反対側で耐圧領域に隣接し、耐圧領域より高不純物濃度で深く、かつ、半導体層の表面に露出するように形成した一導電型ウェル領域と、耐圧領域から離間して半導体層の表面に露出するように一導電型ウェル領域内に形成した高濃度一導電型ドレイン領域と、前記PN接合を挟んで耐圧領域に隣接し、埋込絶縁膜まで到達し、かつ、半導体層の表面に露出するように形成した他導電型ベース領域と、前記PN接合からチャネル長分の距離離間して半導体層の表面に露出するようにベース領域内に形成した高濃度一導電型ソース領域と、埋込絶縁膜と耐圧領域間に前記PN接合を挟んでベース領域に隣接し、耐圧領域より低不純物濃度で形成して前記PN接合の容量を緩和する一導電型容量緩和領域とを有することを特徴とする横型パワーMOSトランジスタ。

IPC (2件)：

H01L 29/786 ,  H01L 21/336

FI (2件)：

H01L 29/78 616 V ,  H01L 29/78 616 L

Fターム (28件)：

5F110AA02 ,  5F110BB12 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE09 ,  5F110EE22 ,  5F110EE45 ,  5F110FF02 ,  5F110FF23 ,  5F110GG02 ,  5F110GG12 ,  5F110GG32 ,  5F110GG52 ,  5F110GG58 ,  5F110HJ01 ,  5F110HJ07 ,  5F110HJ13 ,  5F110HL03 ,  5F110HL23 ,  5F110HM02 ,  5F110HM12 ,  5F110NN02 ,  5F110NN23 ,  5F110NN35 ,  5F110NN62 ,  5F110NN66 ,  5F110QQ17